在弛豫压应力下有源区域的部件及相关联的去耦电容器制造技术

一种在弛豫压应力下有源区域的部件及相关联的去耦电容器。一种集成电路包括衬底以及至少部分地布置在由绝缘区域限定的衬底的有源区域内的电路部件(诸如MOS器件或电阻)。包括第一电极(用于连接至诸如接地的第一电势)和第二电极(用于连接至诸如电源的第二电势)的电容性结构提供为与绝缘区域连接。第一和第二电极的一个至少部分地位于绝缘区域内。因此配置电容性结构以便于允许减小有源区域内的压应力。

【技术实现步骤摘要】
【专利说明】在弛豫压应力下有源区域的部件及相关联的去耦电容器优先权本申请要求享有2014年5月21日提交的法国专利申请N0.1454552的优先权，该申请在此通过弓I用整体并入本文。
本专利技术涉及一种集成电路，并且更具体地涉及有源区域的压应力的弛豫，该有源区域例如是NMOS晶体管的有源区域，本专利技术也涉及嵌入式去耦电容器的产生，换言之与集成电路的其他部件结合形成并且在相同芯片上。
技术介绍
在集成电路中，晶体管形成在例如硅的由例如采用例如二氧化硅填充的沟槽的电绝缘区域所围绕的有源半导体区域中和有源半导体区域上。在绝缘区域内形成MOS晶体管自然地由于绝缘区域外围处存在而导致形成在压应力下的有源区域。此外，尽管在压应力下的有源区域促进了 PMOS晶体管的性能，与之相反地其导致NMOS晶体管的性能特性的退化，显著地在载流子迀移率方面。此外，快速晶体管的制造施加了小沟道长度和宽度并且通常所形成的结构具有高密度，这导致对于现有技术有源区域的非常小、或者甚至最小的尺寸。因此考虑到所形成的结构，为了弛豫它们压应力的目的而增大NMOS晶体管的有源区域的尺寸是极其困难的或者甚至是不可能的。此外本文档来自技高网...

【技术保护点】
一种集成电路，包括：衬底；至少一个部件，至少部分地布置在所述衬底的由绝缘区域所限定的有源区域内；电容性结构，具有被配置用于连接至第一电势的第一电极以及被配置用于连接至第二电势的第二电极，其中，所述电容性结构的所述第一电极和所述第二电极中的至少一个电极至少部分地位于所述绝缘区域内。

【技术特征摘要】
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【专利技术属性】
技术研发人员：S·维达尔特，C·里韦罗，G·鲍顿，P·弗纳拉，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国;FR