半导体存储装置制造方法及图纸

本发明专利技术披露了一种半导体装置，其包括：多个第一垫片；多个端口，其用于经由所述第一垫片来与外部装置进行串行数据通信；多个存储器组，其用于与该多个端口进行并行数据通信；多个全域数据总线，其用于支持在该多个端口与该多个存储器组之间的并行数据通信；及一测试模式控制器，其用于在一内核测试模式期间藉由将串行数据通信转换为并行数据通信而在各种数据传送模式下进行一内核测试。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储装置，特别是涉及一种在内核测试模式期间使用并行输入/输出(I/O)接口或串行I/O接口来与外部装置进行数据通信的半导体存储装置。
技术介绍
通常，包括随机存取存储器(RAM)的多数存储装置具有一具有多个I/O接脚组的单端口。该单端口被提供用于与外部芯片组进行数据交换。具有单端口的存储装置使用并行I/O接口以经由连接至多个I/O接脚的信号线来同时传送若干位的数据。亦即，经由多个I/O接脚来与外部装置并行地交换数据。I/O接口为藉由经由信号线来连接具有不同功能的单元装置从而准确地传送I/O数据的电子机制及机械机制。应将在稍后描述的I/O接口理解为具有与上述I/O接口相同的意义。另外，信号线表示用以传送诸如地址信号、数据信号及控制信号的信号的总线。为便于解释，将信号线称为总线。因为并行I/O接口经由若干总线来同时传送若干位的数据，所以其具有极好的数据处理效率(速度)。因此，并行I/O接口广泛用于需要高速的短距离传输。然而，因为并行I/O接口具有大量用于传送I/O数据的总线，所以在距离较长时产品成本增加。在多媒体系统的硬件方面，由于单端口的限制，所以必须独立地本文档来自技高网...

【技术保护点】
一种半导体存储装置，其包含：多个第一垫片；多个端口，其用于经由所述第一垫片与外部装置进行一串行数据通信；多个存储器组，其用于与该多个端口进行一并行数据通信；多个全域数据总线，其用于支持在该多个端口与该多个存储器组之间的该并行数据通信；以及一测试模式控制器，其用于在一所选内核测试模式期间藉由将该串行数据通信转换为该并行数据通信而执行一内核测试。

【技术特征摘要】
KR 2006-4-13 33749/061.一种半导体存储装置，其包含多个第一垫片；多个端口，其用于经由所述第一垫片与外部装置进行一串行数据通信；多个存储器组，其用于与该多个端口进行一并行数据通信；多个全域数据总线，其用于支持在该多个端口与该多个存储器组之间的该并行数据通信；以及一测试模式控制器，其用于在一所选内核测试模式期间藉由将该串行数据通信转换为该并行数据通信而执行一内核测试。2.如权利要求1的半导体存储装置，其中该测试模式控制器包括一模式设定单元，其用于响应于一在该内核测试模式期间致能的模式寄存器致能信号而接收一经由所述全域数据总线输入的数据传送模式选择信号且产生一模式设定信号；一时钟产生单元，其用于响应于该模式设定信号而接收一外部时钟信号且产生第一及第二内部时钟信号；以及一测试输入/输出(I/O)控制单元，其用于响应于该模式寄存器致能信号而使一经由所述第一垫片并行输入的测试信号分路至所述全域总线，且与该第一及该第二内部时钟信号同步地经由所述全域数据总线而在多个第二垫片与所述存储器组之间传送一I/O数据信号。3.如权利要求2的半导体存储装置，其中该模式设定信号判定该I/O数据信号的一数据传送模式。4.如权利要求3的半导体存储装置，其中该第一及该第二内部时钟信号使命令信号、地址信号及该I/O数据信号同步以具有一对应于该数据传送模式的数据传送速率。5.如权利要求2的半导体存储装置，其中该第一内部时钟信号用作在该内核测试模式期间产生及使用的所述命令信号及所述地址信号的一参考时钟。6.如权利要求2的半导体存储装置，其中该第二内部时钟信号用作在该内核测试模式期间经由所述第二垫片输入及输出的该I/O数据信号的一参考时钟。7.如权利要求3的半导体存储装置，其中该第一内部时钟信号具有大体上相同的波形而与该数据传送模式无关。8.如权利要求7的半导体存储装置，其中根据该数据传送模式，该第二内部时钟信号具有一不同波形。9.如权利要求8的半导体存储装置，其中该第二内部时钟信号具有该第一内部时钟信号的一半周期。10.如权利要求9的半导体存储装置，其中该测试I/0控制单元经由所述第二垫片与该第二内部时钟信号的每一上升及下降边缘同步地输入及输出该I/O数据信号。11.如权利要求8的半导体存储装置，其中该第二内部时钟信号具有与该第一内部时钟大体上相同的周期及一与该第一内部时钟信号相比移位了90度的相位。12.如权利要求11的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第一及该第二内部时钟信号的每一上升及下降边缘同步地输入及输出该I/O数据信号。13.如权利要求8的半导体存储装置，其中该第二内部时钟信号维持一逻辑低电平及一逻辑高电平中的一个而与该第一内部时钟信号无关。14.如权利要求13的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第一内部时钟信号的每一上升及下降边缘同步地输入及输出该I/O数据信号。15.如权利要求13的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第一内部时钟信号的每一上升或下降边缘同步地输入及输出该I/O数据信号。16.如权利要求7的半导体存储装置，其中该第二内部时钟信号具有与该第一内部时钟信号的波形大体上相同的波形。17.如权利要求16的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第二内部时钟信号的每一上升及下降边缘同步地输入及输出该I/O数据信号。18.如权利要求16的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第二内部时钟信号的每一上升或下降边缘同步地输入及输出该I/O数据信号。19.如权利要求2的半导体存储装置，其中所述全域数据总线包括一第一总线，其用于将该经由所述第一垫片输入的测试信号及该经由所述第二垫片输入的输入数据信号传送至所述存储器组；以及一第二总线，其用于将该自所述存储器组输出的输出数据信号传送至所述第二垫片。20.如权利要求19的半导体存储装置，其中，在该内核测试模式期间，该测试I/O控制单元对该...

【专利技术属性】
技术研发人员：都昌镐，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]