单锁存结构的多位闪存器件及编程方法、系统和存储卡技术方案

提供一种多位非易失性存储器件。所述存储器件包括存储单元阵列，其包括多个存储单元。页缓冲器电连接到所述存储单元阵列。所述页缓冲器包括多个锁存器，其被配置成存储写入所述存储单元阵列的所述多个存储单元之一或从所述存储单元阵列的所述多个存储单元之一读出的多位数据的第一位。缓冲随机存取存储器（ＲＡＭ）电连接到所述页缓冲器。所述缓冲ＲＡＭ被配置成存储写入所述存储单元阵列的所述多个存储单元之一或从所述存储单元阵列的所述多个存储单元之一读出的所述多位数据的第二位。还提供相关系统、存储卡和方法。

【技术实现步骤摘要】

本专利技术一般涉及非易失性存储器件，以及更具体地，涉及多位非易失性存储器件和相关方法、系统和存储卡。
技术介绍
由于在非易失性半导体存储器件断电时，存储在所述器件中的数据不会被擦除，所以对于非易失性半导体存储器件的需求显著增加。闪存器件可以用作非易失性存储器件。在这些器件中，存储单元可以由单个晶体管提供。这样，包括闪存的存储器件可以相对小于其他存储器件。因此，闪存可以用来代替例如用于存储大量数据的磁盘。在授予Itoh的、名称为“NON-VOLATILE SEMICONDUCTOR MEMROY DEVICE FOR STORINGMULTIVALUE DATA AND READOUT/WRITE-IN METHOD THEREFOR(用于存储多值数据的非易失性半导体存储器件及其读出/写入方法)”的第5,751,634号(′634专利)的美国专利中讨论了有关传统非易失性半导体存储器件的细节，其公开在此以引用方式并入，如以其整体方式提供一样。具体地，′634专利讨论了包含用于存储连接到位线的2位数据的存储单元的闪存器件。如此处所述，第一和第二双稳态多谐振荡器电路连接到位线。所述第一双稳态多谐振荡器电路存储从存储单元读出或写入存储单元的2位数据的低位(最低有效位(LSB))。类似地，所述第二双稳态多谐振荡器电路存储从存储单元读出或写入存储单元的2位数据的高位(最高有效位(MSB))。这样，在数据读取操作期间，所述MSB位首先从存储单元中读出，随后LSB位从存储单元中读出。类似地，在数据写入操作期间，所述MSB位首先被写入存储单元，随后LSB位被写入存储单元。这样，′634专利中讨论的非易失性半导体存储器件可以提供具有大容量的存储器件，但是能够以低成本制造而不需要使用复杂的图案形成技术(patterning technique)或开发新制造技术。但是，仍然期望改进的存储器件。
技术实现思路
本专利技术的一些实施例提供了一种多位非易失性存储器件。所述存储器件包括存储单元阵列，其包括多个存储单元。页缓冲器电连接到所述存储单元阵列。所述页缓冲器包括多个锁存器，其被配置成存储写入所述存储单元阵列的多个存储单元之一或从所述存储单元阵列的多个存储单元之一读出的多位数据的第一位。缓冲随机存取存储器(RAM)电连接到所述页缓冲器。所述缓冲RAM被配置成存储写入所述存储单元阵列的多个存储单元之一或从所述存储单元阵列的多个存储单元之一读出的多位数据的第二位。在本专利技术的其他实施例中，所述页缓冲器可以包括多个单锁存器。所述多个单锁存器的每一个可以被配置成存储所述2位数据的最低有效位(LSB)。所述缓冲RAM可以被配置成存储所述2位数据的最高有效位(MSB)。仍然在本专利技术的其他实施例中，所述页缓冲器可以包括被配置成存储中间编程数据的多个单锁存器。所述编程数据可以包括MSB中间编程数据，并且其中最终MSB数据被存储在所述缓冲RAM内。在本专利技术的一些实施例中，所述多位数据可以包括4位数据，所述页缓冲器可以进一步被配置成存储所述4位数据的第一至第三位LSB，并且所述缓冲RAM可以进一步被配置成存储所述4位数据的MSB。在本专利技术的其他实施例中，所述缓冲RAM可以包括静态RAM(SRAM)或动态RAM(DRAM)。在本专利技术的特定实施例中，在所述存储器件和外部器件之间的接口可以是NOR接口。所述存储单元阵列可以包括NAND单元阵列。在本专利技术的一些实施例中，所述缓冲RAM可以被配置成将所述多位数据的所述第二位通过所述页缓冲器重新加载至所述多个存储单元中的一个中。虽然上面针对存储器件讨论了本专利技术的多个实施例，但是在此还提供系统、存储卡和方法。附图说明图1是根据本专利技术一些实施例的多位闪存系统的方框图。图2是根据本专利技术一些实施例的页缓冲器的示意图。图3是图解根据本专利技术一些实施例的编程方法的操作的流程图。图4是图解根据本专利技术一些实施例的最低有效位(LSB)编程的操作的流程图。图5是图解根据本专利技术一些实施例的最高有效位(MSB)编程的操作的流程图。图6是图解根据本专利技术一些实施例的LSB编程的示意图。图7是图解根据本专利技术一些实施例的MSB编程的示意图。图8是图解根据本专利技术一些实施例的、在LSB编程期间的页缓冲器的操作的示意性图。图9是图解根据本专利技术一些实施例的、在MSB“00”编程期间的页缓冲器的操作的示意性图。图10是图解根据本专利技术一些实施例的、在MSB“10”编程期间的页缓冲器的操作的示意性图。图11是图解根据本专利技术一些实施例的、在MSB“01”编程期间的页缓冲器的操作的示意性图。图12是图解根据本专利技术一些实施例的编程方法的操作的流程图。图13是图解根据本专利技术一些实施例的LSB编程的图。图14是图解根据本专利技术一些实施例的MSB编程的图。图15是图解根据本专利技术一些实施例的、在LSB编程期间的页缓冲器的操作的示意性图。图16是图解根据本专利技术一些实施例的、在MSB“00”编程期间的页缓冲器的操作的示意性图。图17是图解根据本专利技术一些实施例的、在MSB“01”编程期间的页缓冲器的操作的示意性图。图18是图解根据本专利技术一些实施例的闪存器件的方框图。图19是根据本专利技术一些实施例的多位闪存系统的方框图。具体实施例方式在下文中将参考附图更充分地说明本专利技术，在附图中，示出了本专利技术的实施例。然而，本专利技术可以以多种不同形式体现，并且不应当被理解为限于此处所提及的实施例。而是，提供这些实施例以使得公开的内容将是透彻的和全面的，并且将向本领域技术人员充分地传达本专利技术的范围。在附图中，单元的尺寸或结构可以被理想化或为更清楚而放大。应当理解当提到一个单元“连接到”或“耦合到”另一单元，其可以直接连接或耦合到其他单元或者存在中间单元。相反地，当提及一个单元“直接连接到”或“直接耦合到”另一单元，则不存在没有中间单元。自始至终，相同的附图标记指代同样的单元。如在此处所使用的，术语“和/或”包括一个或多个相关列出项目的任意和所有组合。应当理解，虽然可以在此使用术语第一、第二、第三等来描述不同单元、成分和/或部分，但是这些单元、成分和/或部分不应受到这些术语限制。这些术语仅用于将一个单元、成分或部分和另一单元、成分或部分区分开。因此，在不脱离本专利技术范围的情况下，下述的第一单元、成分或部分可以被命名为第二单元、成分或部分。此处使用的术语仅用于具体地描述实施例，并非限制本专利技术。如在此所使用的，单数形式“一”、“一个”和“该”同样包括复数形式，上下文中明确表明的情况除外。还应进一步了解本说明书中出现的术语“包括”和/或“包含”用以说明确定的特征、整体、步骤、操作、元件和/或成分，但不排除存在的或附加地一个或多个其他特征、整体、步骤、操作、元件、成分和/或它们组成的组。除其他定义外，此处使用的所有的术语(包括技术的和科学的术语)具有与所属领域的普通技术人员通常理解的同样含义。应当进一步理解这些术语，例如那些通常出现在字典里的术语，应当解释为具有与相关技术和本说明书的上下文中一致的含义，除文中明确说明外，不应解释为理想的或过于刻板的含义。以下参考附图1至19进行描述，本专利技术的一些实施例提供了改进的非易失性存储器件和相关的系统、方法和存储卡。特别地，本专利技术的一些实施例提供了多位非易失性存储器件，其包本文档来自技高网...

【技术保护点】
一种多位非易失性存储器件，包括：　　　　存储单元阵列，其包括多个存储单元；　　　　页缓冲器，其电连接到所述存储单元阵列，所述页缓冲器包括多个锁存器，所述锁存器被配置成存储写入所述存储单元阵列的所述多个存储单元之一或从所述多个存储单元之一读出的多位数据的第一位；和　　　　缓冲随机存取存储器（ＲＡＭ），其电连接到所述页缓冲器，所述缓冲ＲＡＭ被配置成存储写入所述存储单元阵列的所述多个存储单元之一或从所述多个存储单元之一读出的所述多位数据的第二位。

【技术特征摘要】
KR 2006-5-18 44833/06;US 2007-5-11 11/801,7921.一种多位非易失性存储器件，包括存储单元阵列，其包括多个存储单元；页缓冲器，其电连接到所述存储单元阵列，所述页缓冲器包括多个锁存器，所述锁存器被配置成存储写入所述存储单元阵列的所述多个存储单元之一或从所述多个存储单元之一读出的多位数据的第一位；和缓冲随机存取存储器(RAM)，其电连接到所述页缓冲器，所述缓冲RAM被配置成存储写入所述存储单元阵列的所述多个存储单元之一或从所述多个存储单元之一读出的所述多位数据的第二位。2.如权利要求1所述的存储器件，其中所述页缓冲器包括多个单锁存器，所述多个单锁存器的每一个被配置成存储2位数据的最低有效位(LSB)，和其中所述缓冲RAM被配置成存储所述2位数据的最高有效位(MSB)。3.如权利要求1所述的存储器件，其中所述页缓冲器包括多个单锁存器，其被配置成存储中间编程数据。4.如权利要求3所述的存储器件，其中所述编程数据包括最高有效位(MSB)中间编程数据，其中最终MSB数据被存储在所述缓冲RAM内。5.如权利要求1所述的存储器件，其中所述多位数据包括4位数据；其中所述页缓冲器进一步被配置成存储所述4位数据的第一至第三最低有效位(LSB)；和其中所述缓冲RAM进一步被配置成存储所述4位数据的最高有效位(MSB)。6.如权利要求1所述的存储器件，其中所述缓冲RAM包括静态RAM(SRAM)或动态RAM(DRAM)。7.如权利要求1所述的存储器件，其中在所述存储器件和外部设备之间的接口包括NOR接口。8.如权利要求7所述的存储器件，其中所述存储单元阵列包括NAND单元阵列。9.如权利要求1所述的存储器件，其中所述缓冲RAM被配置成将所述多位数据的第二位通过所述页缓冲器而重新加载至所述多个存储单元中的一个中。10.一种系统，包括控制器，其包括缓冲随机存取存储器(RAM)；多位非易失性存储器件，其电连接到所述控制器，所述多位非易失性存储器件包括存储单元阵列，其包括多个存储单元；和页缓冲器，其电连接到所述存储单元阵列，所述页缓冲器包括多个锁存器，所述锁存器被配置成响应于写命令而存储写入所述存储单元阵列的所述多个存储单元之一的多位数据的第一位，其中所述缓冲RAM被配置成响应于所述写命令而存储写入所述存储单元阵列的所述多个存储单元之一的所述多位数据的第二位。11.如权利要求10所述的系统，其中所述多个锁存器进一步被配置成存储中间编程数据。12.如权利要求11所述的系统，其中所述多位数据的第二位包括多位数据的最高有效位(MSB)，并且其中所述编程数据包括MSB中间编程数据，以及其中最终MSB数据被存储在所述缓冲RAM内。13.如权利要求10所述的系统，其中所述多位数据包括4位数据；其中所述页缓冲器进一步被配置成存储所述4位数据的第一位至第三位；和其中所述缓冲RAM进一步被配置成存储所述4位数据的第四位。14.如权利要求13所述的系统，其中所述4位数据的第一位至第三位是所述4位数据的第一到第三最低有效位(LSB)，且其中所述4位数据的第四位是所述4位数据的最高有效位(MSB)。15.如权利要求10所述的系统，其中所述缓冲RAM包括静态RAM(SRAM)或动态RAM(DRAM)。16.如权利要求10所述的系统，其中所述系统进一步包括外部设备，并且在所述存储器件和所述外部设备之间的接口包括NOR接口。17.如权利要求16所述的系统，其中所述存储单元阵列包括NAND单元阵列。18.如权利要求10所述的系统，其中所述缓冲...

【专利技术属性】
技术研发人员：李镐吉，李真烨，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]