一种叠栅式可编程闪存器件制造技术

本发明专利技术一种叠栅式可编程闪存器件，包括：衬底以及衬底两侧所设有的第一浅沟槽以及第二浅沟槽，其中，还包括，位于衬底的上部均匀设有多个源极区，在所述衬底的上表面设有第一选择栅与第二选择栅，在所述第一选择栅与第二选择栅之间设有第一隔离壁与第二隔离壁，在所述第一隔离壁与第二隔离壁之间填充多晶硅形成源线接触点。通过使用发明专利技术一种叠栅式可编程闪存器件，有效地通过源线采用了自对准工艺，解决了用光罩定义图形所需要预留工艺窗口的问题，同时使器件尺寸的缩小化成为可能。

【技术实现步骤摘要】

本专利技术涉及一种闪存器件，尤其涉及一种叠栅式可编程闪存器件。
技术介绍
闪存以其存储密度高，可靠性好等优点成为广泛应用的非挥发性存储器。闪存分为分栅结构和叠栅两种结构。然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战。尤其是叠栅结构，其具有两个栅极浮栅(Floating Gate,简称FG)和选择栅(Select Gate,简称SG),而且其源线和字线都是通过接触孔引出的，因此器件的缩小化受到了接触孔关键尺寸(光盘和覆盖层)的限制，然而，在65nm以后，叠栅的优势越来越不如分栅结构。如图I所示，为一个标准的叠栅式闪存结构，其由源线(SL)、控制栅(CG)、选择栅(SG)、字线和衬底(NW，图中未引出)组成。此结构在当由两个器件构成时，其中的源线、控制栅、选择栅、字线都需要由光罩定义，所以此器件的缩小化受到了一定的限制。
技术实现思路
专利技术公开了一种叠栅式可编程闪存器件。用以解决现有技术中器件缩小到65nm时，由两个器件所构成的叠栅结构，其中源线、控制栅、选择栅、字线都需要由光罩定义，使此器件的缩小化受到了一定的限制的问题。为实现上述目的，专利技术采用的技术方案是 一种叠栅式可编程闪存器件，包括衬底以及衬底两侧所设有的第一浅沟槽以及第二浅沟槽，其中，还包括，位于衬底的上部均匀设有多个源极区，在所述衬底的上表面设有第一选择栅与第二选择栅，在所述第一选择栅与第二选择栅之间设有第一隔离壁与第二隔离壁，在所述第一隔离壁与第二隔离壁之间填充多晶硅形成源线接触点。上述的叠栅式可编程闪存器件，其中，所述第一隔离壁与第二隔离壁外形呈弧形，在所述第一隔离壁与第二隔离壁内均设有浮栅与控制栅。上述的叠栅式可编程闪存器件，其中，所述控制栅位于所述浮栅之上。上述的叠栅式可编程闪存器件，其中，所述第一选择栅与第二选择栅位于所述第一浅沟槽以及第二浅沟槽之间。上述的叠栅式可编程闪存器件，其中，所述第一隔离壁、第一选择栅以及第一浅沟槽为同一侧，所述第二隔离壁、第二选择栅以及第二浅沟槽为同一侧。上述的叠栅式可编程闪存器件，其中，所述源极区位于所述第一浅沟槽以及第二浅沟槽之间。 上述的叠栅式可编程闪存器件，其中，所述衬底为N型晶向的硅片。本专利技术中一种叠栅式可编程闪存器件，采用了如上方案具有以下效果 1、有效地通过源线采用了自对准工艺，解决了用光罩定义图形所需要预留工艺窗口的问题； 2、同时使器件尺寸的缩小化成为可能。附图说明通过阅读参照如下附图对非限制性实施例所作的详细描述，专利技术的其它特征，目的和优点将会变得更明显。图I为一个标准的叠栅式闪存结构； 图2为本 专利技术的一种叠栅式可编程闪存器件的示意 图3为本专利技术的一种叠栅式可编程闪存器件操作示意 如图序号为衬底I、第一浅沟槽2、第二浅沟槽21、源极区3、第一选择栅4、第二选择栅41、第一隔离壁5、第二隔离壁51、控制栅6、浮栅7、多晶硅8、源线9、字线10。具体实施例方式为了使专利技术实现的技术手段、创造特征、达成目的和功效易于明白了解，下结合具体图示，进一步阐述本专利技术。如图2、3所示，一种叠栅式可编程闪存器件，包括衬底I以及衬底I两侧所设有的第一浅沟槽2以及第二浅沟槽21，其中，还包括，位于衬底I的上部均匀设有多个源极区3，在衬底I的上表面设有第一选择栅4与第二选择栅41，进一步的第一选择栅4与第二选择栅41位于有源级区3区域之内，在第一选择栅4与第二选择栅41之间设有第一隔离壁5与第二隔离壁51，在第一隔离壁5与第二隔离壁51之间填充多晶硅8形成源线9接触点。在本专利技术的具体实施例中，第一隔离壁5与第二隔离壁51外形呈弧形，在第一隔离壁5与第二隔离壁51内均设有浮栅7与控制栅6。在本专利技术的具体实施例中，控制栅6位于浮栅7之上。在本专利技术的具体实施例中，第一选择栅4与第二选择栅41位于第一浅沟槽2以及第二浅沟槽21之间。在本专利技术的具体实施例中，第一隔离壁5、第一选择栅4以及第一浅沟槽2为同一侦牝第二隔离壁51、第二选择栅41以及第二浅沟槽21为同一侧。在本专利技术的具体实施例中，源极区3位于第一浅沟槽2以及第二浅沟槽21之间，进一步的，在最靠近第一浅沟槽2以及第二浅沟槽21的源极区3分别接出条字线10。在本专利技术的具体实施例中，衬底为N型晶向的硅片。在本专利技术的具体实施方式中，可以将多晶硅8至第一浅沟槽2视为第一储存区域，将多晶硅8至第二浅沟槽21视为第二储存区域，进一步的，第一储存区域中字线10、第一选择栅4不接出悬空的漏端，使衬底I构成第一储存区中单元的选择器件，跟正常的逻辑元件完全兼容，而浮栅7以及浮栅7上方的控制栅6形成储存部分；第二储存区域中字线10、第二选择栅41不接出悬空的漏端，使衬底I构成第二储存区中单元的选择器件，跟正常的逻辑元件完全兼容，而浮栅7以及浮栅7上方的控制栅6形成储存部分。更进一步的为，本专利技术的读取时、编程时以及擦除时的具体实施例方式 在当读取时，对第一储存区域中的衬底I、字线10、第一选择栅4、控制栅6以及源线9分别加电压为I. 8V、0. 2V、-I. 5V、0V、1. 8V ;对第二储存区域中的衬底I、字线10、第二选择栅41、控制栅6以及源线9分别加电压为1.8V、0. 2V、1.8V、0V、1.8V。在当编辑时，对第一储存区域中的衬底I、字线10、第一选择栅4、控制栅6以及源线9分别加电压为I. 8V、-5V、-7V、11V、0. 9V ;对第二储存区域中的衬底I、字线10、第二选择栅41、控制栅6以及源线9分别加电压为I. 8V、-5V、1. 8V、11V、0. 9V。在当擦除时，对第一储存区域中的衬底I、字线10、第一选择栅4、控制栅6以及源线9分别加电压为10V、5V、9V、-9V、9V ;对第二储存区域中的衬底I、字线10、第二选择栅41、控制栅6以及源线9分别加电压为10V、5V、5V、1. 8V、9V。综上所述，专利技术一种叠栅式可编程闪存器件，有效地通过源线采用了自对准工艺，解决了用光罩定义图形所需要预留工艺窗口的问题，同时使器件尺寸的缩小化成为可能。以上对专利技术的具体实施例进行了描述。需要理解的是，专利技术并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施； 本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响专利技术的实质内容。权利要求1.一种叠栅式可编程闪存器件，包括衬底以及衬底两侧所设有的第一浅沟槽以及第二浅沟槽，其特征在于，还包括，位于衬底的上部均匀设有多个源极区，在所述衬底的上表面设有第一选择栅与第二选择栅，在所述第一选择栅与第二选择栅之间设有第一隔离壁与第二隔离壁，在所述第一隔离壁与第二隔离壁之间填充多晶硅形成源线接触点。2.根据权利要求I所述的叠栅式可编程闪存器件，其特征在于，所述第一隔离壁与第二隔离壁外形呈弧形，在所述第一隔离壁与第二隔离壁内均设有浮栅与控制栅。3.根据权利要求2所述的叠栅式可编程闪存器件，其特征在于，所述控制栅位于所述浮栅之上。4.根据权利要求I所述的叠栅式可编程闪存器件，其特征在于，所述第一选择栅与第二选择栅位于所述第一浅沟槽以及第二浅沟槽之间。5.根据权利要求I所述的叠栅式可编程闪存器件本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：肖海波，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：