本发明专利技术公开了一种三维存储器装置。该三维存储器装置包括多个脊形的存储器单元的叠层。字线排列在存储器单元的叠层的上方。位线结构耦合至沿着存储器的叠层的多重位置。源极线结构耦合至沿着叠层的每个半导体材料条状物的多重位置。位线结构及源极线结构位于字线中相邻的字线之间。
【技术实现步骤摘要】
本专利技术主张在2011年I月19日提出的美国临时专利申请第61/434,221号的优先权，且在此结合参照该美国临时专利申请。本专利技术有关于高密度存储器装置，尤其是关于存储器装置中存储器单元的多重平面的排列以提供一三维(three-dimensional, 3D)阵列。
技术介绍
当装置在集成电路的关键维度缩小至一般存储器单元技术的限制时，设计者一直在寻找用于叠层存储器单元的多重平面的技术，以达到更大的存储容量，且达到降低每位的成本。举例而言，在 Lai 等人的“A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory,， EEE Int1 I Electron Devices Meeting, 11-13 Dec. 2006,以及在Jung等人的“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”, IEEE Int' I Electron Devices Meeting, 11-13 Dec. 2006 的文献中，薄膜晶体管技术应用于电荷捕捉存储器技术。同时，在 Johnson 等人的 “512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells，，IEEE J. of Solid-State Circuits, vol. 38, no. 11, Nov. 2003.的文献中，交叉点阵列(cross-point array)技术已应用于抗熔丝存储器 (anti-fuse memory)。在Johnson等人所述的设计中，在交叉点提供存储器元件给多层的字线与位线。存储器元件包括连接至字线的P+多晶硅阳极以及连接至位线的η多晶硅阴极，且由抗熔丝材料分隔阳极与阴极。在Lai等人、Jung等人及Johnson等人所述的处理中，对于每个存储层而言有多个关键光刻步骤。因此，制造装置所需要的关键光刻步骤的数量，为所要实行的层状物的数量的倍数。因此，虽然使用三维阵列可达成较高密度的优点，但较高的制造成本却限制了此技术的使用。Tanaka等人的“Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory，，，2007 Symposium on VLSI Technology Digest of Technical Papers ; 12-14 June 2007, pages :14-15 的文献所述的另一种结构，提供在电荷捕捉存储器技术中的垂直NAND型单元。Tanaka等人所述的结构中，包含多栅极场效晶体管结构。此多栅极场效晶体管结构具有操作如NAND型栅极的垂直通道，并使用硅-氧化娃-氮化娃-氧化娃-娃(Si Iicon-Oxide-Nitride-Oxide-Si I icon, S0N0S)电荷捕捉技术，以在每个栅极/垂直通道接口产生存储点。此存储器结构是基于将半导体材料的柱状物排列为多栅极单元的垂直通道，此多栅极单元具有相邻于衬底的较低选择栅极以及在顶端的较高选择栅极。使用与柱状物相交的平面电极层来形成多个水平控制栅极。使用在控制栅极的平面电极层因无需关键光刻工艺，从而节省成本。然而，每个垂直单元则需要许多关键光刻步骤。而且能以此方法层叠的控制栅极在数量上存在有限制，此限制由如垂直通道的导电性、所使用的编程与擦除处理及其它的因素决定。因此希望提供一种用于具有低制造成本的三维集成电路存储器的结构，包含可靠的、非常小的存储器元件以及增进的处理窗口，此处理窗口与具有栅极结构的存储器单元条状物的邻近的叠层相关。
技术实现思路
在各种实施例中，存储器架构实行三维NOR型阵列。三维存储器装置包含多个脊形叠层，以由绝缘材料分隔的多重半导体材料条状物所形成，且在此所述的实施例中排列为存储器单元串，此存储器单元串能通过译码电路耦合至感测放大器。半导体材料条状物在脊形叠层的侧面具有侧表面。多个字线正交地延伸在多个脊形叠层的上方，且能耦合至列(row)译码器。字线具有叠层及字线的表面。存储器元件为可编程且为非易失性的，如同下方所述的实施例中的可编程电阻结构或电荷捕捉结构。存储器元件也可以如下述为可编程且为易失性的。在叠层内，共形的字线的组合(The combination of the conformal word line)、存储器兀件及半导体条状物形成存储器单兀的叠层。故此阵列结构，提供为存储器单元的三维阵列。多个字线结构耦合至沿着多个叠层的每个半导体材料条状物的多重位置。而且， 多个源极线结构耦合至沿着多个叠层的每个半导体材料条状物的多重位置。多个字线结构及多个源极线结构位于多个字线中的相邻的字线之间。许多实施例被称为NOR型排列。能制作多个脊形叠层及多个字线以使存储器单元自对准。举例而言，能使用单一刻蚀掩模定义在脊形叠层中的多个半导体条状物，而导致交错且能相对加深的沟道的形成以及叠层的形成，其中半导体条状物的侧表面为垂直对齐，或者对齐于由刻蚀所造成的脊形物的倾斜侧面。能使用在多个叠层上方进行地毪式沉积处理(blanket deposition processes)而制作的单层或多层的材料，且使用其它非关键对齐步骤的处理，来形成存储器元件。而且，能在用来提供存储器元件的材料的此单层或多层的上方使用共形沉积 (conformal deposition),接下来通过使用单一刻蚀掩模的刻蚀处理来定义线条,而形成多个字线。因此，能仅使用对于多个叠层中的半导体条状物的单一对齐步骤，以及使用对于多个字线的单一对齐步骤，构建出自对准的存储器单元的三维阵列。多个位元线中的特定位线、多个源极线中的特定源极线及多个字线中的特定字线的组合的选择，识别特定的存储器元件。许多实施例包括紧接于多个字线结构的二极管。如此的二极管防止逸散电流流入如未选择的位线的下侧路径。在一实施例中，半导体材料条状物包括二极管的η型硅，且二极管包括条状物中的P型区域。在另一实施例中，半导体材料条状物包括二极管的η型硅， 且二极管包括与半导体材料条状物接触的P型插头。一些实施例中，包括阶梯结构，将多条源极线结构耦合至多条源极线。此技术的另一实施形式为存储器装置，包括集成电路衬底、包含NOR型存储器单元的叠层且在集成电路衬底上的存储器单元的三维阵列、排列于NOR型存储器单元的叠层上方的多条字线、耦合至沿着NOR型存储器单元的叠层的多重位置的多个字线结构、耦合至沿着多个叠层的每个半导体材料条状物的多重位置的多个源极线结构。多个字线结构及5多个源极线结构位于多条字线中的相邻的字线之间。此专利技术的另一实施例为运算三维存储器阵列的方法，包括在三维阵列中对NOR型存储器单元的相邻的叠层施加偏压，包含对位线施加偏压，此位线经由二极管耦合至沿着本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：吕函庭，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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