一种浮栅闪存器件及其编程方法技术

本发明专利技术提供一种浮栅闪存器件及编程方法，浮栅闪存器件包括呈圆柱体结构的衬底，衬底两个端部分别为源端和漏端；栅极包覆于所述衬底的中间部分，栅极与衬底之间设有栅氧化层，栅极包括并列的控制栅以及浮栅。本发明专利技术提供的浮栅闪存器件的编程方法通过施加偏压来协助热电子的运动，提供足够的越过栅氧化层的能量来完成编译，提高闪存的编译效率，降低编译电流功耗；此外，本发明专利技术还可有效缩短分列栅浮栅闪存的关键尺寸，增加了闪存阵列的单元密度，即增加了闪存的存储容量和密度。

【技术实现步骤摘要】
一种浮栅闪存器件及其编程方法
本专利技术涉及半导体集成电路及其制造领域，尤其涉及一种浮栅闪存器件及其编程方法。
技术介绍
在半导体存储装置中，闪存(flashmemory)是一种非易失性(non-volatile)存储器，且属于可擦除可编程只读存储器(erasableprogrammableread-onlymemory，EPROM)。一般而言，闪存具有两个栅极(一浮置栅极与一控制栅极)，其中浮置栅极用以存储电荷，控制栅极则用以控制数据的输入与输出。浮置栅极的位置在控制栅极之下，由于与外部电路并没有连接，是处于浮置状态。闪存的优点是其可针对整个存储器区块进行擦除，且擦除速度快，约只需1至2秒。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，近年来，分栅式闪存已广泛运用在各种电子消费性产品上。在集成电路芯片上制作高密度的半导体元件时，必须考虑如何缩小每一个存储单元(memorycell)的大小与电力消耗，以使其操作速度加快。然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。例如公开号为US20100276667A1的美国专利公开了一种浮栅纳米线非挥发存储器结构，该专利解决了闪存器件在尺寸缩小过程中会遇到阈值电压漂移的问题。又例如文献“ModelingofVthShiftinNANDFlash-MemoryCellDeviceConsideringCrosstalkandShort-ChannelEffects”中指出，随着闪存器件的关键尺寸逐渐下降到亚100nm以下的范围，短沟道效应(ShortChannelEffect)也逐渐显现出来，影响到了存储器件的电学特性，使其阈值电压比长沟道时有所漂移，导致可能的读出错误。上述专利中的纳米线闪存是为适应闪存关键尺寸不断缩小的要求而专利技术的一种结构，利用纳米线围栅结构来抑制尺寸缩小带来的短沟道效应，抵抗尺寸缩小带来的闪存器件的阈值电压漂移，为非挥发存储器尺寸缩小提供一种可能的候选。但是上述专利中所公开的闪存器件存下以下问题：为保证高的沟道热电子产生率及高的热电子注入效率，在漏端和栅极施加高电压，电子从源极流向漏极并在漏极附近高电场作用下加速产生热电子，部分热电子穿过浮栅下面的氧化层进入浮栅，完成编程操作。由于横向电场随着栅极电压的升高而降低，纵向电场随着栅压的增高而增大，故必须使漏端和栅极都施加高电压，这带来了沟道热电子注入效率的低下以及电流功耗大的问题。
技术实现思路
本专利技术的目的是提供了一种闪存器件及其编程方法，提高热电子的注入效率，同时降低电流的功耗，从而提高闪存器件的可靠性。为解决上述问题，本专利技术提供一种闪存器件，包括：衬底，其为呈圆柱体结构，所述衬底包括中间部分以及位于中间部分两侧的两个端部，所述端部分别为源端和漏端；栅极，包覆于所述衬底的中间部分，所述栅极与所述衬底之间设有栅氧化层；其中，所述栅极包括并列的控制栅以及浮栅，所述控制栅与所述浮栅之间形成有绝缘层。优选的，所述浮栅的材质为多晶硅，其高度为60～80nm，长度为30～50nm。优选的，所述控制栅的材质为多晶硅，其高度为80～95nm，长度为5～15nm。优选的，所述栅氧化层的材质为二氧化硅，厚度为2nm～3nm。优选的，所述绝缘层的材质为二氧化硅，长度为2.5nm～3.5nm。本专利技术还提供一种浮栅闪存器件的编程方法，对上述所述的闪存器件进行编程操作时，所述控制栅施加的电压值与所述闪存器件的阈值电压值相等，所述浮栅施加的电压值大于所述闪存器件的阈值电压值，所述漏端施加电压范围为3V～5V。优选的，所述控制栅施加的电压值与所述闪存器件的阈值电压值相等，所述浮栅施加的电压值为所述闪存器件的阈值电压值的两倍，所述漏端施加电压为4V。优选的，所述源端施加0V电压。从上述技术方案可以看出：本专利技术闪存器件的编程方法利用背栅偏压协助的热电子产生机制，导致感应的反型电荷数目较少，缩短了电子加速的路程，减少了热电子的数目，使得编程电流减少，同时增加了注入浮栅的电子，因此提高了沟道热电子注入效率，并且使电流功耗降低。本专利技术提供的闪存器件中，采用了圆柱状的衬底结构，将栅极包覆于其上，相比现有技术，使用圆柱状结构能够使得控制栅和浮栅的电压能够更好地控制沟道，抑制短沟道效应，抵抗阈值电压漂移，减少闪存的读出错误。本专利技术通过施加偏压来协助热电子的运动，提供足够的越过氧化层的能量来完成编译，提高闪存的编译效率，降低编译电流功耗；此外，本专利技术可有效缩短分列栅浮栅闪存的关键尺寸，增加了闪存阵列的单元密度，即增加了闪存的存储容量和密度。附图说明图1为本专利技术闪存器件的结构示意图；图2为本专利技术闪存器件的结构剖面图。具体实施方式为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容作进一步说明。当然本专利技术并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本专利技术的保护范围内。其次，本专利技术利用示意图进行了详细的表述，在详述本专利技术实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本专利技术的限定。上述及其它技术特征和有益效果，将结合实施例及附图1至图2对本专利技术的闪存器件的编程方法进行详细说明。图1为本专利技术闪存器件的结构示意图；图2为本专利技术闪存器件的结构剖面图。请参阅图1、2，在本实施例中，本专利技术提供一种浮栅闪存器件，包括衬底10以及栅极；其中，衬底10为呈圆柱体结构，衬底10包括中间部分以及位于中间部分两侧的两个端部，端部分别为源端20和漏端30；栅极包覆于衬底的中间部分，栅极与衬底之间设有栅氧化层40，栅极包括并列的控制栅50以及浮栅60，控制栅50与浮栅60之间形成有绝缘层70。具体的，浮栅60的材质优选为多晶硅，其高度为60～80nm，长度为30～50nm，控制栅50的材质优选为多晶硅，其高度为80～95nm，长度为5～15nm。栅氧化层40的材质为二氧化硅，厚度为2nm～3nm；绝缘层70的材质为二氧化硅，长度为2.5nm～3.5nm。实施例一本实施中，控制栅50以及浮栅60的材质均采用多晶硅，控制栅50长度10nm，高度90nm，浮栅60高度70nm，长度40nm；栅氧化层40与绝缘层70材质均为二氧化硅，栅氧化层40的厚度为2.5nm，绝缘层70的长度为3nm。该器件的制造工艺可选用自顶向下的与标准CMOS工艺兼容的技术。本专利技术提供的闪存存储器，采用了圆柱状的衬底结构，将栅极包覆于其上，相比现有技术，使用圆柱状结构能够使得控制栅和浮栅的电压能够更好地控制沟道，抑制短沟道效应，抵抗阈值电压漂移，减少闪存的读出错误。本专利技术还提供一种浮栅闪存器件的编程方法，对上述闪存器件进行编程操作时，控制栅50施加的电压值与闪存器件的阈值电压值相等，浮栅60施加的电压值大于闪存器件的阈值电压值，漏端施加电压范围为3V～5V。实施例二控制栅50施加的电压值与闪存器件的阈值电压值相等，浮栅60施加的电压值为闪存器件的阈值电压值的两倍，漏端30施加电压为4本文档来自技高网...

【技术保护点】
一种浮栅闪存器件，其特征在于，包括：衬底，其为呈圆柱体结构，所述衬底包括中间部分以及位于中间部分两侧的两个端部，所述端部分别为源端和漏端；栅极，包覆于所述衬底的中间部分，所述栅极与所述衬底之间设有栅氧化层；其中，所述栅极包括并列的控制栅以及浮栅，所述控制栅与所述浮栅之间形成有绝缘层。

【技术特征摘要】
1.一种浮栅闪存器件，其特征在于，包括：衬底，其为呈圆柱体结构，所述衬底包括中间部分以及位于中间部分两侧的两个端部，所述端部分别为源端和漏端；栅极，包覆于所述衬底的中间部分，所述栅极与所述衬底之间设有栅氧化层；其中，所述栅极包括并列的控制栅以及浮栅，所述控制栅与所述浮栅之间形成有绝缘层；在进行编程操作时，所述控制栅施加的电压值与所述闪存器件的阈值电压值相等，在所述控制栅下衬底区域感应出较薄沟道电子层；所述浮栅施加的电压值大于所述闪存器件的阈值电压值，增加了注入浮栅的电子，所述漏端施加电压范围为3V～5V，以加速所述控制栅下感应出的电子，产生具有足够能量的热电子并在所述浮栅高电压作用下注入所述浮栅完成编译。2.如权利要求1所述的浮栅闪存器件，其特征在于，所述浮栅的材质为多晶硅，其高度为60～80nm，长度为30～50nm。3.如权利要求1所述的浮栅闪存器件，其特征在于，所述控制栅的材质为多晶硅，其高度为80～95nm，长度为5～15nm。4.如权利...

【专利技术属性】
技术研发人员：顾经纶，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31