半导体器件制造技术

一种半导体器件，包括：第一存储单元，包括多于七个的晶体管并且将数据存储在锁存电路中；以及第二存储单元，将数据存储在电容器中；读出放大器，具有与第一存储单元大致相同的电路结构并且检测存储在第二存储单元中的数据。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，包括静态随机存取存储器(SRAM) 和动态随机存取存储器(DRAM)。2.
技术介绍
包括其上形成有SRAM和DRAM的半导体衬底的半导体器件为大 家所熟知(例如，参见日本未审专利公开No.lO-041409)。利用SRAM 可以获得高速存储器访问，以及可以为DRAM提供较大的容量和较小 的面积。图8示出了 SRAM单元的通常的电路结构，其被形成为类似 于这样的半导体器件。如图8所示，SRAM单元通常包括六个晶体管。该SRAM单元具 有锁存电路89。锁存电路89包括NMOS晶体管81、 82以及PMOS晶 体管83、 84。进一步，SRAM单元包括传送晶体管85、 86。传送晶体 管85、 86将存储在锁存电路89中的数据传送到位线BL和/BL。在如上所述形成的SRAM单元中，根据制造小型化方面的的进展， 晶体管81-86的阈值变化成为故障的很重要的因素。此外，由于为了节 省电功率而降低控制电压，因而操作的稳定性变差了。结果，存在这 样的问题，即，当SRAM单元形成到半导体器件时，制造工艺的产量 变低了。为了提高制造工艺的产量，己经研究并开发了新的方法。对 于其中一种新方法，新的结构被用于SRAM单元，从而即使在较低的 电压条件下也能获得高稳定性(例如，在Approaches to control a SRAM variation for LSI are proposed in a stream ， Nikkei electronics, 2006.7， Vol. 17， p.55-62中所示的)。另一方面，其上形成有DRAM的半导体器件具有读出放大器。如 图9所示，DRAM的读出放大器包括NMOS晶体管91、 92， PMOS晶 体管93， 94，以及传送晶体管95， 96。 DRAM单元的位线BL和互补 位线/BL连接到图9中的节点n7，n8。位线BL、 /BL之间的电位差被 NMOS晶体管91、 92和PMOS晶体管93， 94放大。NMOS晶体管91、 92和PMOS晶体管93， 94彼此电连接，类似于作为锁存电路89。通 过该传送晶体管95， 96，基于放大的电位差的数据被传送到数据总线 Bus和/Bus。将图8与图9进行比较，可以看出，读出放大器的NMOS晶体管 91、 92与SRAM单元的晶体管81， 82相对应。读出放大器的PMOS 晶体管93, 94与SRAM单元的晶体管83， 84相对应。读出放大器的 传送晶体管95， 96与SRAM单元的晶体管85， 86相对应。对位线对 BL和/BL之间的电位差进行放大的电路99(以下，被称作锁存电路99) 与SRAM的锁存电路89相对应。也就是，DRAM的读出放大器具有 与SRAM单元大致相同的结构。如上所述，当改变SRAM单元的电路结构以节省电功率并抑制制 造变化的消极影响时，对于包括SRAM和DRAM的半导体器件来说， SRAM单元的结构不与DRAM的读出放大器相对应。因此，SRAM单 元的调整窗口 (tuning window)没有与DRAM的读出放大器相对应。 调整窗口是指可以获得最小制造变化的制造条件。当利用SRAM单元 的调整窗口制造半导体器件时，DRAM的读出放大器往往易于具有缺 陷。如上所述，对于包括DRAM和SRAM的半导体器件，当旨在节省 电功率时，不能获得大量的生产能力。
技术实现思路
根据本专利技术的一方面，提供了一种半导体器件，其包括如下半导 体器件，包括第一存储单元，包括多于七个的晶体管并且将数据存 储在锁存电路中；以及第二存储单元，其将数据存储在电容器中；读出放大器，具有与第一存储单元大致相同的电路结构并且检测存储在 第二存储单元中的数据。根据本专利技术的另一方面，提供了一种半导体器件，其包括第一 存储单元，包括多于七个的晶体管并且将数据存储在锁存电路中；以 及第二存储单元，其将数据存储在电容器中；读出放大器，其具有与 第一存储单元大致相同的电路结构并且检测存储在第二存储单元中的 数据，其中第一存储单元包括多个第一和第二导电类型的晶体管，以 及其中所述读出放大器包括与第一存储单元具有相同数目的第一和第 二导电类型的晶体管。附图说明参考附图，根据以下某些优选实施例的说明，本专利技术的上述及其 他目的、特征以及优点将变得更加明显，其中图1示出了根据第一实施例的半导体器件IO的整个电路结构；图2示出了根据第一实施例的半导体器件10的SRAM单元CELL 1的等效电路；图3示出了根据第一实施例的半导体器件10的DRAM的读出放 大器SA的等效电路；图4示出了根据第二实施例的半导体器件的SRAM单元CELL 1A 的等效电路；图5示出了根据第三实施例的半导体器件的SRAM单元CELL IB 的等效电路；图6示出了根据第四实施例的SRAM单元CELL 1C的等效电路； 图7示出了根据第五实施例的SRAM单元CELL ID的等效电路； 图8示出了常规的半导体器件的SRAM单元的等效电路；以及 图9示出了根据常规的半导体器件的DRAM的读出放大器的等效 电路。具体实施方式 现在将参考说明性的实施例在此描述本专利技术。本领域技术人员将 认识到使用本专利技术的教导可以完成多种可选实施例，而且本专利技术不局 限于为了说明的目的而示出的各实施例。参考附图，以下将描述本专利技术的优选实施例。第一实施例图1示出了根据第一实施例的半导体器件的整个结构的框图。半导体器件10包括SRAM块和DRAM块。SRAM块包括多个SRAM单 元CELLl。 SRAM单元CELL l包括存储数据的锁存电路(未示出)。 DRAM块包括多个DRAM单元CELL2和多个读出放大器SA。 DRAM 单元CELL2具有存储数据的电容器和晶体管(未示出)。存储在DRAM 单元中的数据被读出放大器SA读取并输出。图2示出了 SRAM单元CELL 1的电路结构。该SRAM单元包括 NMOS晶体管21，22， PMOS晶体管23， 24，传送晶体管25， 26,以 及读取晶体管27， 28。在NMOS晶体管21中，源极连接到地电压电源GND，漏极连接 到节点nl，以及栅极连接到节点n2。在NMOS晶体管22中，源极连 接到地电压电源GND，漏极连接到节点n2，以及栅极连接到节点nl。 在PMOS晶体管23中，源极连接到电源VDD，漏极连接到节点nl， 以及栅极连接到节点n2。在PMOS晶体管24中，源极连接到电源VDD， 漏极连接到节点n2，以及栅极连接到节点nl。如上所述，锁存电路29 由NMOS晶体管21,22以及PMOS晶体管23， 24组成。在传送晶体管25中， 一个端子连接到位线BL，另一个端子连接 到节点nl，以及栅极连接到写字线WL (WRITE，写)。在传送晶体 管26中， 一个端子连接到互补位线/BL，另一个端子连接到节点n2， 以及栅极连接到写字线WL (WRITE)。读取晶体管27连接到读字线WL (READ,读)，漏极连接到位线BL，栅极连接到节点nl 。在读 取晶体管28中，源极连接到读字线WL (READ)，漏极连接到互补 位线/BL，以及栅极连接到节点n2。在如上所述配置的SRAM单元CELL l中，在写入数据时，将高 电平提供到写字本文档来自技高网...

【技术保护点】
一种半导体器件，包括：　　　　第一存储单元，包括多于七个的晶体管并且利用锁存电路存储数据；　　　　第二存储单元，利用电容器存储数据；以及　　　　读出放大器，具有与第一存储单元大致相同的电路结构并且检测存储在第二存储单元中的数据。

【技术特征摘要】
JP 2006-12-19 2006-3416261.一种半导体器件，包括第一存储单元，包括多于七个的晶体管并且利用锁存电路存储数据；第二存储单元，利用电容器存储数据；以及读出放大器，具有与第一存储单元大致相同的电路结构并且检测存储在第二存储单元中的数据。2. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括锁存电路，包括第一以及第二反相器；第一反相器包括输入端，该输入端与第二反相器的输出端连接，以及输出端，该输出端连接到 第二反相器的输入端，以及其中第一以及第二反相器中的至少一个的输出通过不同的晶体管 被输出到相同或者不同的输出线。3. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括锁存电路，包括第一以及第二反相器；第一反相器包括输入端，该输入端与第二反相器的输出端连接，以及输出端，该输出端连接到 第二反相器的输入端，以及其中第一以及第二反相器中的至少一个包括负载晶体管和驱动晶 体管之间的开关晶体管，所述开关晶体管切换所述负载晶体管以及驱 动晶体管之间的连接。4. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括锁存电路，包括第一以及第二反相器；第一反相器包括输入端， 该输入端与第二反相器的输出端连接，以及输出端，该输出端连接到第二反相器的输入端；以及传送晶体管，其传送存储在锁存电路中的数据，以及其中传送晶体管的电阻值低于锁存电路的负载晶体管。5. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括锁存电路，包括第一以及第二反相器；第一反相器包括输入端， 该输入端与第二反相器的输出端连接，以及输出端，该输出端连接到 第二反相器的输入端；以及传送晶体管，其传送存储在锁存电路中的数据，以及 其中传送晶体管的电阻值低于锁存电路的驱动晶体管。6. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括锁存电路，包括第一以及第二反相器，第一以及第二反相器，第 一反相器包括输入端，该输入端与第二反相器的输出端连接，以及输 出端，该输出端连接到第二反相器的输入端；以及控制线，其控制锁存电路的负载晶体管的衬底电压。7. 根据权利要求1的半导体器件， 其中所述锁存电路包括第一以及第二存储单元反相器，第一存储单元反相器包括与第二 存储单元反相器的输出端连接的输入端，以及连接到第二存储单元反相器的输入端的输出端；以及 其中第一存储单元包括晶体管，其基于在读取数据时的第一和第二存储单元反相器的输 出，切换在与第一存储单元相对应的字线和位线之间的连接，以及其中读出放大器包括第一和第二读出放大器反相器，第一读出放大器反相器包括连接到第二读出放大器反相器的输出端的输入端，以及连接到第二读出放大器反相器的输入端的输出端；以及晶体管，其基于在检测数据时的第一和第二读出放大器反相器的输出，切换与第二存储单元相对应的选择线和数据总线之间的连接。8. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括:通过连接第一以及第二导电类型的晶体管而形成的两个反相器， 开关装置，其切断构成反相器的第二导电类型的晶体管和两个反 相器中的至少一个输出端之间的电连接。9. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括通过连接第一以及第二导电类型的晶体管而形成的两个反相器，以及控制线，其控制读出放大器的第一导电类型的晶体管或第一存储 单元的衬底电压。10. —种半导体器件，其包括:第一存储单元，包括多于七...

【专利技术属性】
技术研发人员：高桥弘行，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]