半导体器件及其制造方法技术

在制造半导体器件的方法中，在衬底的存储单元区域中形成由保护层覆盖的存储单元结构。形成掩模图案。掩模图案在第一电路区域上方具有开口，而存储单元区域和第二电路区域被掩模图案覆盖。第一电路区域中的衬底被凹进，而存储单元区和第二电路区受到保护。从截面看，具有第一栅极介电层的第一场效应晶体管(FET)形成在凹进的衬底上方的第一电路区域中，具有第二栅极介电层的第二FET形成在衬底上方的第二电路区域中。本申请的实施例还提供一种半导体器件。器件。器件。

【技术实现步骤摘要】
半导体器件及其制造方法


[0001]本申请的实施例涉及半导体器件及其制造方法。

技术介绍

[0002]闪存嵌入在高级逻辑CMOS(互补金属氧化物半导体)器件中，用于智能卡、移动设备和汽车应用。随着半导体行业为追求更高的器件密度、更高的性能和更低的成本而进入纳米技术工艺节点，从光刻操作的角度来看，在控制底层的平整度方面存在挑战。特别地，在具有闪存的CMOS器件中，化学机械抛光操作在平坦化下层方面起着重要作用。

技术实现思路

[0003]在一些实施例中，一种半导体器件，包括：在衬底的存储单元区域中形成的非易失性存储单元；在所述衬底的第一电路区域中形成的第一电路；以及设置在所述存储单元区域和所述第一电路区域之间的隔离绝缘层，其中，所述隔离绝缘层的上表面包括具有不同竖直高度的至少三个水平表面。
[0004]在一些实施例中，至少三个水平表面包括顶表面、低于所述顶表面的第一中间表面和低于所述第一中间表面的底表面，所述顶表面比所述第一中间表面和所述底表面更靠近所述第一电路区域，并且所述底表面比所述第一中间表面和所述底表面更靠近所述存储单元区域。在一些实施例中，隔离绝缘层的所述上表面还包括第一台阶和第一斜面。在一些实施例中，第一台阶连接所述顶表面和所述第一中间表面，并且所述第一斜面连接所述第一中间表面和所述底表面。在一些实施例中，隔离绝缘层的所述上表面还包括第二台阶，并且所述第一斜面连接所述顶表面和所述第一台阶，所述第一台阶连接所述第一斜面和所述第一中间表面，并且所述第二台阶连接所述第一中间表面和所述底表面。在一些实施例中，隔离绝缘层的所述上表面还包括第二台阶和低于所述第一中间表面且高于所述底表面的第二中间表面，并且所述第一台阶连接所述顶表面和所述第一中间表面，所述第二台阶连接所述第一中间表面和所述第二中间表面，并且所述第一斜面连接所述第二中间表面和所述底表面。在一些实施例中，隔离绝缘层的所述上表面还包括第二台阶和第二斜面，并且所述第一斜面连接所述顶表面和所述第一台阶，所述第一台阶连接所述第一斜面和所述第二斜面，所述第二斜面连接所述第一台阶和所述第一中间表面，并且所述第二台阶连接所述第一中间表面和所述底表面。在一些实施例中，隔离绝缘层至少部分地嵌入在所述衬底中，并且所述隔离绝缘层的与所述衬底接触的底表面的拓扑不同于所述隔离绝缘层的所述上表面的拓扑。在一些实施例中，隔离绝缘层的与所述衬底接触的底表面具有通过斜面连接的两个水平部分。
[0005]在一些实施例中，一种半导体器件，包括：在衬底的存储单元区域中形成的非易失性存储单元；在所述衬底的第一电路区域中形成的第一电路；以及设置在所述存储单元区域和所述第一电路区域之间的隔离绝缘层，其中，所述隔离绝缘层的上表面包括第一台阶和第一斜面，并且所述第一台阶和所述第一斜面被一个或多个介电层覆盖，所述介电层具
有与设置在所述非易失性存储单元的浮置栅极和控制栅极之间的一个或多个介电层相同的结构。在一些实施例中，一个或多个介电层包括设置在两个氧化硅层之间的氮化硅层。在一些实施例中，第一台阶和所述第一斜面还被设置在所述一个或多个介电层上的多晶硅层覆盖。在一些实施例中，第一台阶位于比所述第一斜面更低的水平面上。在一些实施例中，第一台阶位于比所述第一斜面更高的水平面上。在一些实施例中，隔离绝缘层的所述上表面还包括第二台阶，并且所述第二台阶未被所述一个或多个介电层覆盖。在一些实施例中，第一电路区域中的所述衬底的器件形成表面位于比所述存储单元区域中的所述衬底的器件形成表面更高的水平面上。
[0006]在一些实施例中，一种制造半导体器件的方法，包括：在存储单元区域和电路区域之间的过渡区域处的衬底的上表面上形成初始台阶；在所述过渡区域上形成隔离绝缘层，所述隔离绝缘层包括上表面，所述上表面具有设置在顶部和底部之间的斜面；在衬底上方形成多晶硅层；减小所述多晶硅层的厚度；在所述过渡区域的部分上方和所述电路区域上方形成掩模层；执行回蚀刻操作以进一步减小所述多晶硅层的所述厚度；执行等离子体清洁操作；执行湿蚀刻处理以部分地蚀刻所述过渡区域中的所述隔离绝缘层；以及在所述湿蚀刻处理之后，去除所述掩模层。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个实施例。需强调的是，根据工业中的标准做法，各个部件未按比例绘制，并且仅用于说明目的。实际上，为论述清楚，各部件的尺寸可任意放大或缩小。
[0008]图1示出了根据本专利技术实施例的半导体器件的截面图，该半导体器件包括非易失性存储器(NVM)区域和各种工作电压的电路区域。
[0009]图2、图3、图4、图5、图6、图7、图8、图9、图10和图11示出了根据本专利技术的实施例的用于制造包括NVM区域和电路区域的半导体器件的顺序工艺的各个阶段的截面图。
[0010]图12A、图12B和图12C示出了根据本专利技术的实施例的用于制造包括NVM区域和电路区域的半导体器件的顺序工艺的各个阶段之一的截面图。
[0011]图13A、图13B、图13C、图13D和图13E示出了根据本专利技术的另一实施例的用于制造包括NVM区域和电路区域的半导体器件的顺序工艺的各个阶段的截面图。
[0012]图14A、图14B、图14C、图14D和图14E示出了根据本专利技术的另一实施例的用于制造包括NVM区域和电路区域的半导体器件的顺序工艺的各个阶段的截面图。
[0013]图15A和15B示出了根据本专利技术的另一实施例的用于制造包括NVM区域和电路区域的半导体器件的顺序工艺的各个阶段之一的截面图。
[0014]图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27、图28、图29、图30、图31、图32、图33、图34、图35、图36、图37、图38和图39示出了根据本专利技术实施例的用于制造包括NVM区域和电路区域的半导体器件的顺序工艺的各个阶段的截面图。
[0015]图40、图41、图42、图43、图44、图45、图46、图47、图48、图49、图50、图51、图52、图53、图54、图55和图56示出了本专利技术实施例的用于制造包括NVM区域和电路区域的半导体器件的顺序工艺的各个阶段的截面图。
具体实施方式
[0016]可以理解，以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或示例。下面描述了组件和布置的具体示例以简化本专利技术。当然，这些仅仅是示例，而不旨在限制本专利技术。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种部件。
[0017]而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：在衬底的存储单元区域中形成的非易失性存储单元；在所述衬底的第一电路区域中形成的第一电路；以及设置在所述存储单元区域和所述第一电路区域之间的隔离绝缘层，其中，所述隔离绝缘层的上表面包括具有不同竖直高度的至少三个水平表面。2.根据权利要求1所述的半导体器件，其中：所述至少三个水平表面包括顶表面、低于所述顶表面的第一中间表面和低于所述第一中间表面的底表面，所述顶表面比所述第一中间表面和所述底表面更靠近所述第一电路区域，并且所述底表面比所述第一中间表面和所述底表面更靠近所述存储单元区域。3.根据权利要求2所述的半导体器件，其中，所述隔离绝缘层的所述上表面还包括第一台阶和第一斜面。4.根据权利要求3所述的半导体器件，其中，所述第一台阶连接所述顶表面和所述第一中间表面，并且所述第一斜面连接所述第一中间表面和所述底表面。5.根据权利要求3所述的半导体器件，其中：所述隔离绝缘层的所述上表面还包括第二台阶，并且所述第一斜面连接所述顶表面和所述第一台阶，所述第一台阶连接所述第一斜面和所述第一中间表面，并且所述第二台阶连接所述第一中间表面和所述底表面。6.根据权利要求3所述的半导体器件，其中：所述隔离绝缘层的所述上表面还包括第二台阶和低于所述第一中间表面且高于所述底表面的第二中间表面，并且所述第一台阶连接所述顶表面和所述第一中间表面，所述第二台阶连接所述第一中间表面和所述第二中间表面，并且所述第一斜面连接所述第二中间表面和所述底表面。7.根据权利要求3所述的半导体器件，其中：...

【专利技术属性】
技术研发人员：林孟汉，陈德安，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：