集成电路及其形成方法技术

本发明专利技术的不同实施例涉及一种将NVM器件与逻辑或BCD器件集成的方法。在一些实施例中，隔离结构在半导体衬底中形成。隔离结构划分半导体衬底的存储区域，并且进一步地划分半导体衬底的外围区域。外围区域可诸如对应于BCD器件或逻辑器件。掺杂阱在外围区域中形成。介电密封层形成为覆盖存储区域和外围区域并且进一步覆盖掺杂阱。介电密封层从存储区域而非从外围区域去除。使用热氧化工艺在存储区域上形成存储单元结构。介电密封层从外围区域去除，并且包括栅电极的外围器件结构在外围区域上形成。本发明专利技术的实施例还提供了利用所述方法所形成的集成电路结构。成的集成电路结构。成的集成电路结构。

【技术实现步骤摘要】
集成电路及其形成方法
[0001]本申请是2018年07月26日提交的标题为“集成电路及其形成方法”、专利申请号为201810834899.5的分案申请。


[0002]本申请的实施例涉及半导体领域，并且更具体地，涉及形成集成电路的方法以及集成电路。

技术介绍

[0003]集成电路(IC)制造工业在之前的几十年中经历了指数型增长。随着IC发展，在几何尺寸(也就是说，能够制造的最小组件)普遍减小的同时，功能密度(也就是说，每芯片面积互连器件的数量)普遍增大。IC发展中的进展包括非易失性存储器(NVM)与逻辑技术或双极互补金属氧化物半导体(CMOS)双扩散金属氧化物半导体(DMOS)(BCD)集成的技术。BCD技术可能为或包括诸如将双极结型晶体管(BJT)、CMOS器件、以及DMOS器件一起集成在同一半导体芯片上。除此之外，NVM与逻辑或BCD集成的技术在电源管理、物联网(LoT)、智能卡、微控制器单元(MCU)以及车载设备中获得应用。

技术实现思路

[0004]根据本专利技术的一个方面，提供了一种用于形成集成电路的方法，所述方法包括：提供包括第一器件区域和第二器件区域的半导体衬底，所述第一器件区域和所述第二器件区域由隔离结构分隔；在所述第二器件区域中形成掺杂阱；形成覆盖所述第一器件区域和所述第二器件区域并且还覆盖所述掺杂阱的密封层；从所述第一器件区域而不是从所述第二器件区域处去除所述密封层；在所述第一器件区域上形成存储单元结构；在形成所述存储单元结构之后，从所述第二器件区域处去除所述密封层；以及在所述第二器件区域上形成器件结构。
[0005]根据本专利技术的另一个方面，提供了一种集成电路，包括：半导体衬底，包括第一器件区域和第二器件区域；隔离结构，延伸进入所述半导体衬底的顶面，其中，所述隔离结构划分和分隔所述第一器件区域和所述第二器件区域；存储单元，覆盖所述第一器件区域；金属氧化物半导体(MOS)器件，覆盖所述第二器件区域；以及伪结构，覆盖所述隔离结构，其中，所述伪结构包括伪密封元件。
[0006]根据本专利技术的又一个方面，提供了一种用于形成集成电路的方法，该方法包括：在半导体衬底中形成隔离结构，其中，所述隔离结构划分半导体衬底的存储区域，并且还划分所述半导体衬底的外围区域；在所述外围区域中形成掺杂阱；形成覆盖所述存储区域和所述外围区域并且还覆盖所述掺杂阱的密封层；从所述存储区域而非从所述外围区域处去除所述密封层；通过热氧化工艺在所述存储区域形成栅极介电层，其中，所述热氧化工艺使所述半导体衬底的顶面在所述存储区域而非在所述外围区域凹陷；在所述栅极介电层上方形成存储栅电极；在形成所述存储栅电极之后，从所述外围区域处去除所述密封层；以及在同
时形成邻接所述存储栅电极的第二存储栅电极的同时，在所述外围区域上形成外围栅电极。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减小。
[0008]图1A和图1B示出了包括存储器件以及双极互补金属氧化物半导体(CMOS)双扩散金属氧化物半导体(DMOS)(BCD)或逻辑器件的集成电路(IC)的截面图；
[0009]图2A和图2B分别示出了图1A和图1B中的IC的一些更详细的实施例的截面图；
[0010]图3至图23示出了形成包括存储器件以及BCD或逻辑器件的IC的密封方法的一些实施例的一系列截面图；
[0011]图24示出了图3至图23中的密封方法的一些实施例的流程图；
[0012]图25至图32示出了图3至图23中的密封方法的另一些实施例的一系列截面图。
具体实施方式
[0013]本公开提供许多不同的实施例或示例，用于实施本公开的不同特征。组件和设置的具体的示例在下方描述以简化本公开。当然，这些仅为示例并且并不旨在为限制性的。例如，在描述中第一特征在第二特征上方的形成可包括第一特征和第二特征直接接触形成的实施例，并且还可包括另外的特征可形成在第一特征和第二特征之间的实施例，从而第一特征和第二特征可不直接接触。另外，本公开在不同的示例中可重复参考数字和/或字母。该重复出于简化和清晰的目的并且其本身并不指定在讨论的不同实施例和/或配置之间的关系。
[0014]进一步地，空间相对词语，诸如“在
…
下方”、“在
…
下”、“低于”、“在
…
上方”、“上部”以及类似的，为了简化说明书以描述如图中示出的一个元素或特征相对于另一个元素或特征的关系可在此使用。空间相对词语旨在包含除了图中描述的方向之外使用或操作中的器件的不同方向。装置可以其他方式定向(转动90度或以其他方向)并且在此使用的空间相对词语可相应地类似解释。
[0015]一种用于将非易失性存储器(NVM)器件与逻辑器件和/或双极互补金属氧化物半导体(CMOS)双扩散金属氧化物半导体(DMOS)(BCD)器件集成的方法包括：形成延伸进入半导体衬底的顶面以及划分半导体衬底的存储区域、半导体衬底的逻辑区域和半导体衬底的BCD区域的浅沟道隔离(STI)结构。BCD阱和逻辑阱分别在BCD区域和逻辑区域形成，并且BCD栅氧层随后形成为覆盖逻辑区域、BCD区域、以及存储区域。BCD栅极氧化物层从存储区域而非从逻辑和BCD区域去除，并且执行一系列工艺以在存储区域上形成存储结构。工艺包括热工艺和氧化工艺，并且存储结构包括存储栅极氧化物层。此后，BCD栅极氧化物层从逻辑区域而从非BCD区域去除，并且执行一系列工艺以在逻辑区域上形成逻辑栅极氧化物层。导电层形成为覆盖存储区、逻辑区、以及BCD区域，并且导电层被图案化为存储栅电极、逻辑栅电极、以及BCD栅电极。
[0016]该方法的挑战在于用于形成存储结构的热工艺和氧化工艺可能影响待制造的逻
辑和BCD器件。例如，在热工艺和氧化工艺期间使用的氧化剂可穿过BCD栅氧层迁移至逻辑和BCD区域，并且促使逻辑和BCD区域的氧化。这样的氧化部分地消耗逻辑和BCD区域，从而减少逻辑和BCD阱的深度并且改变逻辑阱和BCD阱的掺杂分布。通过改变逻辑阱和BCD阱的掺杂分布，热工艺和氧化工艺导致逻辑和BCD器件性能参数的巨大偏移。热工艺和氧化工艺包括，例如，在超过大约850摄氏度的温度下、和/或在大约850至1000摄氏度之间、大约750至950摄氏度之间、或大约850至1250摄氏度之间的温度下执行的工艺。对于该挑战的解决方法为使用p型金属氧化物半导体(PMOS)一次性可编程(OTP)存储器，因为存储器可不使用热工艺和氧化工艺形成。然而，PMOSOTP存储器为一次性可编程的，因此限制了应用。
[0017]鉴于前述，本应用的不同的实施例针对一种使用密封层将NVM器件与逻辑或BCD器件集成的密封方法，以及由该方法形成的集成电路(IC)。根据该方法的一些实施例，隔离结构形成在半导体衬底上。隔离结构使半导体衬底的存储区域与半导本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于形成集成电路的方法，所述方法包括：提供包括第一器件区域和第二器件区域的半导体衬底，所述第一器件区域和所述第二器件区域由隔离结构分隔；在所述第二器件区域中形成掺杂阱；形成覆盖所述第一器件区域和所述第二器件区域并且还覆盖所述掺杂阱的密封层；从所述第一器件区域而不是从所述第二器件区域处去除所述密封层，以在所述密封层中形成贯通孔；在所述第一器件区域上形成穿过所述贯通孔的存储单元结构；在形成所述存储单元结构之后，从所述第二器件区域处去除所述密封层；以及在所述第二器件区域上形成器件结构。2.根据权利要求1所述的方法，其中，形成所述存储单元结构包括使所述半导体衬底在所述第一器件区域处而非在所述第二器件区域处的顶面凹陷。3.根据权利要求1所述的方法，还包括：在所述隔离结构、所述第一器件区域以及所述第二器件区域上形成栅极介电层，其中，所述栅极介电层是与所述密封层不同的材料并且在所述密封层从所述第二器件区域处去除之后形成。4.根据权利要求1所述的方法，还包括：在所述隔离结构、所述第一器件区域以及所述第二器件区域上形成栅极介电层，其中，所述栅极介电层是与所述密封层不同的材料，并且所述密封层形成为覆盖所述栅极介电层。5.根据权利要求1所述的方法，其中，所述密封层包括氮化硅、碳化硅、多晶硅或氮氧化硅。6.根据权利要求1所述的方法，其中，使用氧化工艺形成所述存储单元结构。7.根据权利要求6所述的方法，其中，形成所述存储单元结构包括：形成存储栅极介电层、覆盖所述存储栅极介电层的存储栅电极、以及覆盖所述存储栅电极的存储栅极硬掩模，其中，所述存储栅极介电层通过所述氧化工艺形成。8.根据权利要求1所述的方法，还包括：在从所述第一器件区域去除所述密封层之后且在形成所述...

【专利技术属性】
技术研发人员：徐丞伯，黄仲仁，吴云骥，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：