存储器元件及其制备方法技术

本发明专利技术公开了一种存储器元件及其制备方法，存储器元件包括一衬底、一叠层结构、多个通道结构、一存储层以及多个隔离结构。衬底具有一上表面。叠层结构位于衬底的上表面上，其中叠层结构包括依序叠层于衬底上的一第一绝缘层、一第一导电层、一第二绝缘层、一第二导电层以及一第三绝缘层。通道结构穿过叠层结构并电性连接于衬底，其中各通道结构包括一上部部分及一下部部分，上部部分对应于第二导电层，下部部分对应于第一导电层。存储层位于第二导电层与上部部分之间。隔离结构穿过叠层结构以将叠层结构分隔为多个次叠层。叠层结构分隔为多个次叠层。叠层结构分隔为多个次叠层。

【技术实现步骤摘要】
存储器元件及其制备方法


[0001]本专利技术是有关于一种半导体结构及其制备方法。本专利技术特别是有关于 一种存储器元件及其制备方法。

技术介绍

[0002]近来，闪存的使用需求日渐增加。快闪存储装置可分为或非门(NOR) 或与非门(NAND)快闪存储装置。其中，或非门存储装置通过将每个存储 单元的一端连接至接地，另一端连接至位线，典型地提供较快的编程与读 取速度。一般而言，或非门闪存是为二维型态，存储单元存在于一衬底的 二维阵列中。然而，随着现在的应用越来越多，二维结构的尺寸限制已不 敷使用。因此，为提供更高的存储容量的存储器装置，目前仍亟需研发一 种具有更优异的电特性(例如是具有良好的数据保存可靠性和操作速度)的 三维或非门存储器元件。

技术实现思路

[0003]在本专利技术中，提供一种存储器元件及其制备方法，以解决至少一部分 上述问题。
[0004]根据本专利技术的一实施例，存储器元件包括一衬底、一叠层结构、多个 通道结构、一存储层以及多个隔离结构。衬底具有一上表面。叠层结构位 于衬底的上表面上，其中叠层结构包括依序叠层于衬底上的一第一绝缘 层、一第一导电层、一第二绝缘层、一第二导电层以及一第三绝缘层。通 道结构穿过叠层结构并电性连接于衬底，其中各通道结构包括一上部部分 及一下部部分，上部部分对应于第二导电层，下部部分对应于第一导电层。 存储层位于第二导电层与上部部分之间。隔离结构穿过叠层结构以将叠层 结构分隔为多个次叠层。
[0005]根据本专利技术的一实施例，存储器元件的制备方法包括下列步骤。首先， 提供一衬底，衬底具有一上表面；接着，在衬底的上表面上形成一叠层本 体，其中叠层本体包括依序叠层于衬底的上表面上的一第一绝缘层、一第 一导电层、一第二绝缘层、一上牺牲层以及一第三绝缘层；形成穿过叠层 本体的多个第一开口；形成多个通道结构于第一开口中，且通道结构电性 连接于衬底，其中各个通道结构包括一上部部分及一下部部分，下部部分 对应于第一导电层，上部部分位于下部部分的上方；形成对应于该上部部 分的一存储层；形成穿过叠层本体的多个第二开口；移除上牺牲层并在上 牺牲层被移除的位置形成一上部开口；填充一导电材料于上部开口中以形 成一第二导电层，如此便形成包括第一绝缘层、第一导电层、第二绝缘层、 第二导电层以及第三绝缘层的一叠层结构；此后，在第二开口中形成多个 隔离结构，隔离结构将叠层结构分隔为多个次叠层。
[0006]根据本专利技术的一实施例，存储器元件的制备方法包括下列步骤。首先， 提供一衬底，衬底具有一上表面；接着，在衬底的上表面上形成一叠层本 体，其中叠层本体包括依序叠层于衬底的上表面上的一第一绝缘层、一下 牺牲层、一第二绝缘层、一上牺牲层以及一第三绝缘层；形成穿过叠层本 体的多个第一开口；形成多个通道结构的多个下部部分于第
一开口中；在 各个第一开口中形成对应于上牺牲层的一存储层；形成通道结构的多个上 部部分于第一开口中，上部部分位于下部部分之上；形成穿过叠层本体的 多个第二开口；移除上牺牲层及下牺牲层，并分别在上牺牲层与下牺牲层 被移除的位置形成一上部开口及一下部开口；填充一导电材料于上部开口 与下部开口中以分别形成一第二导电层及一第一导电层，如此便形成包括 第一绝缘层、第一导电层、第二绝缘层、第二导电层以及第三绝缘层的一 叠层结构；此后，在第二开口中形成多个隔离结构，隔离结构将叠层结构 分隔为多个次叠层。
[0007]为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并 配合所附附图，作详细说明如下。然而，本专利技术的保护范围当视前述的权 利要求书所界定者为准。
附图说明
[0008]图1A绘示根据本专利技术的一实施例的存储器元件的俯视图。
[0009]图1B绘示沿图1的A-A＇联机的根据本专利技术的一实施例的存储器元 件的剖面图。
[0010]图1C绘示根据本专利技术的另一实施例的存储器元件的剖面图。
[0011]图1D绘示根据本专利技术的又一实施例的存储器元件的剖面图。
[0012]图1E绘示根据本专利技术的又一实施例的存储器元件的剖面图。
[0013]图1F绘示根据本专利技术的又一实施例的存储器元件的剖面图。
[0014]图1G绘示根据本专利技术的又一实施例的存储器元件的剖面图。
[0015]图1H绘示根据本专利技术的又一实施例的存储器元件的剖面图。
[0016]图2A至图2N绘示根据本专利技术的一实施例的存储器元件的形成方法 的剖面图。
[0017]图3A至图3M绘示根据本专利技术的另一实施例的存储器元件的形成方 法的剖面图。
[0018]图4A至图4L绘示根据本专利技术的又一实施例的存储器元件的形成方法 的剖面图。
[0019]图5绘示根据本专利技术的一实施例的存储器元件的等效电路图。
[0020]图6A绘示根据本专利技术的一实施例的通过福勒-诺德汉注入 (Fowler-Nordheim injection)进行编程操作的存储器元件的等效电路图。
[0021]图6B绘示根据本专利技术的一实施例的通过通道热电子注入 (channel-hot-electron injection)进行编程操作的存储器元件的等效电路图。
[0022]图7A绘示根据本专利技术的一实施例的通过福勒-诺德汉注入进行擦除操 作的存储器元件的等效电路图。
[0023]图7B绘示根据本专利技术的一实施例的通过带对带隧穿诱发热空穴 (band-to-band tunneling induced hot hole injection)进行擦除操作的存储器元 件的等效电路图。
[0024]图8绘示根据本专利技术的一实施例的读取操作的存储器元件的等效电路 图。
[0025]图9A至图9R绘示根据本专利技术的又一实施例的存储器元件的形成方 法的剖面图。
[0026]图10A至图10K绘示根据本专利技术的又一实施例的存储器元件的形成 方法的剖面图。
[0027]图11A至图11M绘示根据本专利技术的又一实施例的存储器元件的形成 方法的剖面图。
[0028]图12A至图12K绘示根据本专利技术的又一实施例的存储器元件的形成 方法的剖面图。
[0029]图13绘示根据本专利技术的一实施例的通过福勒-诺德汉注入 (Fowler-Nordheim injection)进行编程操作的存储器元件的等效电路图。
[0030]图14A绘示根据本专利技术的一实施例的通过福勒-诺德汉注入进行擦除 操作的存储器元件的等效电路图。
[0031]图14B绘示根据本专利技术的一实施例的通过带对带隧穿诱发热空穴进 行擦除操作的存储器元件的等效电路图。
[0032]图15绘示根据本专利技术的一实施例的读取操作的存储器元件的等效电 路图。
[0033]【符号说明】
[0034]100、200、300、400、500、600、700：存储器元件
[0035]110、210、310、410、510、610、710：衬底
[0036]11本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器元件，包括：一衬底，具有一上表面；一叠层结构，位于该衬底的该上表面上，其中该叠层结构包括依序叠层于该衬底上的一第一绝缘层、一第一导电层、一第二绝缘层、一第二导电层以及一第三绝缘层；多个通道结构，穿过该叠层结构并电性连接于该衬底，其中各该通道结构包括一上部部分及一下部部分，该上部部分对应于该第二导电层，该下部部分对应于该第一导电层；一存储层，位于该第二导电层与该上部部分之间；以及多个隔离结构，穿过该叠层结构以将该叠层结构分隔为多个次叠层。2.根据权利要求1所述的存储器元件，其中各该通道结构是一外延生长层，其中该通道结构的一顶面与该衬底的该上表面之间具有一第一高度，该第二导电层的一顶面与该衬底的该上表面之间具有一第二高度，该第一高度是大于该第二高度。3.根据权利要求1所述的存储器元件，还包括一热氧化层，位于该第一导电层与各该通道结构之间，其中该热氧化层的氧化物的纯度高于该第一绝缘层的氧化物的纯度。4.一种存储器元件的制备方法，包括：提供一衬底，该衬底具有一上表面；在该衬底的该上表面上形成一叠层本体，其中该叠层本体包括依序叠层于该衬底的该上表面上的一第一绝缘层、一第一导电层、一第二绝缘层、一上牺牲层以及一第三绝缘层；形成穿过该叠层本体的多个第一开口；形成多个通道结构于这些第一开口中，且这些通道结构电性连接于该衬底，其中各该通道结构包括一上部部分及一下部部分，该下部部分对应于该第一导电层，该上部部分位于该下部部分的上方；形成对应于该上部部分的一存储层；形成穿过该叠层本体的多个第二开口；移除该上牺牲层并在该上牺牲层被移除的位置形成一上部开口；填充一导电材料于该上部开口中以形成一第二导电层，如此便形成包括该第一绝缘层、该第一导电层、该第二绝缘层、该第二导电层以及该第三绝缘层的一叠层结构；以及在这些第二开口中形成多个隔离结构，这些隔离结构将该叠层结构分隔为多个次叠层。5.根据权利要求4所述的存储器元件的制备方法，还包括：通过一氧化工艺将该第一导电层的一侧表面形成一热氧化层；通过一第一外延生长工艺形成覆盖该热氧化层的各该通道结构的该下部...

【专利技术属性】
技术研发人员：林威良，蔡文哲，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：