存储器阵列及用于形成包括存储器单元串的存储器阵列的方法技术

本申请案涉及存储器阵列及用于形成包括存储器单元串的存储器阵列的方法。一种用于形成存储器阵列的方法包括：形成衬底及堆叠，所述衬底包括包含上导体材料及下导体材料的导体层，所述堆叠包括所述导体层上方的垂直交替的第一层及第二层。穿过所述堆叠到所述上导体材料及所述下导体材料形成水平伸长的沟槽。所述上导体材料及下导体材料中的至少一者在所述沟槽中具有暴露的催化表面。将金属材料无电沉积到所述催化表面上以覆盖所述沟槽内的所述上导体材料及所述下导体材料。形成存储器单元的沟道材料串，且其延伸穿过所述第二层及所述第一层。本发明专利技术揭示包含独立于方法的结构的其它实施例。其它实施例。其它实施例。

【技术实现步骤摘要】
存储器阵列及用于形成包括存储器单元串的存储器阵列的方法


[0001]本文中揭示的实施例涉及存储器阵列及用于形成包括存储器单元串的存储器阵列的方法。

技术介绍

[0002]存储器是一种类型的集成电路系统，且用于在计算机系统中存储数据。存储器可被制造成个别存储器单元的一或多个阵列。存储器单元可使用数字线(其也可称为位线、数据线或感测线)及存取线(其也可称为字线)写入或读取。感测线可沿着阵列的列导电地互连存储器单元，且存取线可沿着阵列的行导电地互连存储器单元。每一存储器单元可通过感测线与存取线的组合唯一地寻址。
[0003]存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在缺少电力的情况下长时间存储数据。非易失性存储器通常专指具有至少约10年的保留时间的存储器。易失性存储器耗散且因此被刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保留时间。无论如何，存储器单元经配置以使存储器以至少两种不同可选择状态保留或存储。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两种以上电平或状态的信息。
[0004]场效晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括一对导电源极/漏极区域，所述对导电源极/漏极区域之间具有半导电沟道区域。导电栅极邻近沟道区域且通过薄栅极绝缘体与沟道区域分离。将合适电压施加于栅极允许电流通过沟道区域从源极/漏极区域中的一者流到另一者。当从栅极移除电压时，在很大程度上防止电流流过沟道区域。场效晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的能够可逆地编程的电荷存储区域。
[0005]快闪存储器是一种类型的存储器，且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，对计算机及其它装置来说，在固态驱动中利用快闪存储器来替换常规硬驱动器变得越来越常见。作为又另一实例，快闪存储器在无线电子装置中很流行，因为其使制造商能够随着新通信协议变得标准化而支持新通信协议且提供远程升级装置以增强特征的能力。
[0006]NAND可为集成快闪存储器的基本架构。NAND单元单位包括串联耦合到存储器单元的串联组合的至少一个选择装置(其中所述串联组合通常称为NAND串)。NAND架构可经配置成包括个别地包括能够可逆地编程的垂直晶体管的垂直堆叠的存储器单元的三维布置。控制或其它电路系统可经形成于垂直堆叠的存储器单元下方。此另一电路系统的材料可能在蚀刻其上方的材料时被不合意地蚀刻。举例来说，此另一电路系统可包括导电掺杂多晶硅下方的硅化物。导电掺杂多晶硅上方的垂直堆叠可通过穿过堆叠及导电掺杂多晶硅到硅化物蚀刻沟槽来图案化。这在硅化物由于沟槽蚀刻期间或后续蚀刻期间的电链应/腐蚀而暴露之后可导致多晶硅的非所要横向蚀刻。此可导致电路系统故障。
[0007]存储器阵列可经布置成存储器页、存储器块及部分块(例如子块)及存储器平面，例如第2015/0228659号、第2016/0267984号及第2017/0140833号美国专利公开申请案中的任何者中展示及描述。存储器块可至少部分界定垂直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可存在于垂直堆叠的存储器单元的阵列的端部或边缘处的所谓的“阶梯结构”中。阶梯结构包含界定竖向延伸的导电通孔在其上接触以提供对字线的电接入的个别字线的接触区域的个别“楼梯”(替代地称为”台阶”或“阶梯”)。

技术实现思路

[0008]一方面，本申请案提供一种用于形成存储器阵列的方法，其包括：形成衬底及堆叠，所述衬底包括包含上导体材料及下导体材料的导体层，所述堆叠包括所述导体层上方的垂直交替的第一层及第二层；穿过所述堆叠到所述上导体材料及所述下导体材料形成水平伸长的沟槽，所述上导体材料及所述下导体材料中的至少一者在所述沟槽中具有暴露的催化表面；将金属材料无电沉积到所述催化表面上以覆盖所述沟槽内的所述上导体材料及所述下导体材料；及形成延伸穿过所述第二层及所述第一层的存储器单元的沟道材料串。
[0009]另一方面，本申请案进一步提供一种用于形成存储器阵列的方法，其包括：形成衬底及堆叠，所述衬底包括包含上导体材料及下导体材料的导体层，所述堆叠包括所述导体层上方的垂直交替的第一层及第二层；穿过所述堆叠到所述上导体材料及所述下导体材料形成水平伸长的沟槽，所述上导体材料及所述下导体材料中的至少一者在所述沟槽中具有暴露的非催化表面；将催化表面形成于所述上导体材料及所述下导体材料中的所述至少一者的所述沟槽中的所述暴露的非催化表面之上；将金属材料无电沉积到所述催化表面上以覆盖所述沟槽内的所述上导体材料及所述下导体材料；及形成延伸穿过所述第二层及所述第一层的存储器单元的沟道材料串。
[0010]在又另一方面中，本申请案进一步提供一种包括存储器单元串的存储器阵列，其包括：横向间隔的存储器块，其个别地包括：垂直堆叠，其包括交替绝缘层及导电层；存储器单元的操作沟道材料串，其延伸穿过所述绝缘层及所述导电层；导体层，其在所述堆叠下方且包括上导体材料及下导体材料；及中介材料，其横向地在横向紧邻的所述存储器块之间且纵向地沿着所述横向紧邻的所述存储器块，所述中介材料包括直接电耦合到所述导体层的水平伸长的导体材料，所述水平伸长的导体材料具有不同于所述下导体材料的组成，所述水平伸长的导体材料具有在所述导电层中的最下者的传导材料的底部下方的顶部。
附图说明
[0011]图1是根据本专利技术的实施例的过程中的衬底的一部分的图解横截面图且是沿着图2中的线1-1截取。
[0012]图2是沿着图1中的线2-2截取的图解横截面图。
[0013]图3、3A、4、4A及5到16是根据本专利技术的一些实施例的过程中的图1及2的构造或其部分的图解顺序截面图及/或放大图。
[0014]图17到25是根据本专利技术的实施例的及/或根据本专利技术的过程中的衬底的一部分的图解横截面图。
具体实施方式
[0015]本专利技术的实施例涵盖用于形成存储器阵列(例如阵列下具有外围控制电路系统(例如阵列下CMOS)的NAND或其它存储器单元阵列)的方法。本专利技术的实施例涵盖所谓的“后栅极”或“替换栅极”处理、所谓的“先栅极”处理及独立于形成晶体管栅极的时间的无论是现存还是未来开发的其它处理。本专利技术的实施例还涵盖独立于制造方法的存储器阵列(例如NAND架构)。第一实例方法实施例参考可被视为“后栅极”或“替换栅极”工艺的图1到20进行描述。
[0016]图1及2展示具有其中将形成竖向延伸的晶体管及/或存储器单元串的阵列或阵列区12的构造10。构造10包括基底衬底11，其具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/绝缘性(即，本文中是电性的)材料中的任一者或多者。已在基底衬底11之上竖向地形成各种材料。材料可在图1及2描绘的材料旁边、竖向内部或竖向外部。举例来说，集成电路系统的其它部分或完全制造组件可提供于基底衬底11上方、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于形成存储器阵列的方法，其包括：形成衬底及堆叠，所述衬底包括包含上导体材料及下导体材料的导体层，所述堆叠包括所述导体层上方的垂直交替的第一层及第二层；穿过所述堆叠到所述上导体材料及所述下导体材料形成水平伸长的沟槽，所述上导体材料及所述下导体材料中的至少一者在所述沟槽中具有暴露的催化表面；将金属材料无电沉积到所述催化表面上以覆盖所述沟槽内的所述上导体材料及所述下导体材料；及形成延伸穿过所述第二层及所述第一层的存储器单元的沟道材料串。2.根据权利要求1所述的方法，其中所述催化表面包括Ti、Ni、W、Co、Cu、Mo、Au及Pd中的至少一者。3.根据权利要求1所述的方法，其中所述上导体材料及所述下导体材料中的仅一者具有所述暴露的催化表面。4.根据权利要求1所述的方法，其中所述上导体材料及所述下导体材料中的两者都具有所述暴露的催化表面。5.根据权利要求1所述的方法，其包括形成所述沟槽以使其具有在所述下导体材料顶上的个别底部。6.根据权利要求1所述的方法，其包括形成所述沟槽以使其具有在所述下导体材料内的个别底部。7.根据权利要求1所述的方法，其中所述下导体材料包括低导体材料及直接在所述低导体材料顶上且直接抵靠所述上导体层的中介导体材料，所述中介导体材料包括所述催化表面。8.根据权利要求7所述的方法，其包括形成所述沟槽以使其具有在所述中介导体材料顶上或中的个别底部。9.根据权利要求7所述的方法，其包括形成所述沟槽以使其具有在所述低导体材料顶上或中的个别底部。10.根据权利要求7所述的方法，其中所述中介导体材料在最初形成时本质上包括所述催化表面的催化材料。11.根据权利要求1所述的方法，其中所述上导体材料及所述下导体材料中的所述至少一者在最初形成时本质上包括所述催化表面的催化材料。12.根据权利要求11所述的方法，其中所述上导体材料及所述下导体材料中的在最初形成时本质上包括所述催化表面的所述催化材料的所述至少一者是所述下导体材料。13.根据权利要求12所述的方法，其中所述上导体材料及所述下导体材料中的在最初形成时本质上包括所述催化表面的所述催化材料的所述至少一者仅是所述下导体材料。14.根据权利要求1所述的方法，其中所述上导体材料及所述下导体材料中的所述至少一者在最初形成时本质上不包括所述催化表面的催化材料。15.根据权利要求14所述的方法，其包括：直接抵靠所述上导体材料及所述下导体材料中的在最初形成时本质上不包括催化材料的所述至少一者形成本质上催化材料，以形成所述催化表面。16.根据权利要求1所述的方法，其中所述无电沉积形成所述金属材料以使其具有在所
述第一层中的最下者的传导材料的底部下方的顶部。17.根据权利要求1所述的方法，其中所述无电沉积形成所述金属材料以使其具有在所述第一层中的最下者的传导材料的底部上方的顶部，且所述方法进一步包括在所述无电沉积之后使所述金属材料垂直凹进以将所述顶部移到所述底部下方。18.根据权利要求1所述的方法，其中所述第一层包括牺牲材料，且所述方法进一步包括：在所述无电沉积之后，各向同性地蚀除所述第一层中的所述牺牲材料...

【专利技术属性】
技术研发人员：C，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：