具静电放电防护功能的半导体装置及静电放电的测试方法制造方法及图纸

本发明专利技术公开了一种具有静电放电防护功能的半导体装置及其静电放电的测试方法，该静电放电防护的半导体装置包含集成电路、密封环以及导电层。其中，集成电路设置在元件基底上，并具有第一区域以及一第二区域，而密封环则设置在元件基底上，环绕集成电路。导电层至少覆盖第一区域，并且电连接密封环。

【技术实现步骤摘要】
具静电放电防护功能的半导体装置及静电放电的测试方法本申请是申请日为2018年03月01日、申请号为201810171235.5、专利技术创造名称为“具静电放电防护功能的半导体装置及静电放电的测试方法”的中国专利技术申请的分案申请。
本专利技术涉及一种半导体装置及其测试方法，特别是涉及一种具有静电放电(electrostaticdischarge,ESD)防护功能的半导体装置及其静电放电的测试方法。
技术介绍
在现代的信息社会中，由集成电路(integratedcircuit,IC)所构成的微处理器系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、移动通讯设备、个人电脑等，都有集成电路的踪迹。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。一般所谓集成电路，是通过现有半导体制作工艺中所生产的管芯(die)而形成。制造管芯的过程，是由生产一晶片(wafer)开始：首先，在一片晶片上区分出多个区域，并在每个区域上，通过各种半导体制作工艺如沉积、光刻、蚀刻或平坦化步骤，以形成各种所需的电路路线。之后，再对晶片上的各个区域进行切割而成各个管芯，并利用各种的封装技术，将管芯封装成芯片(chip)，而形成一完整的封装体。其中，为了使微型化的元件能满足高度集成及高速运作的效果，现有技术利用微型化的布线通孔与层间介电层于晶片的各区域上形成多层互联的配线结构，以分别电连接晶体管的金属栅极以及源极/漏极，作为和对外电子信号的输入/输出端。但是上述的制作工艺却使得集成电路产品更容易遭受静电放电的损害，因此芯片中必需加入静电放电的防护电路设计来保护集成元件电路。
技术实现思路
本专利技术的一目的在于提供一种具有静电放电防护功能的半导体装置，其额外设置有一密封环(sealring)，以辅助传导静电放电电流(ESDcurrent)，由此，可达到静电放电防护的效果。本专利技术的一目的在于提供一种静电放电的测试方法，其是通过设置的一密封环辅助传导静电放电电流，由此达到静电放电防护的效果。为达上述目的，本专利技术的一实施例提供一种静电放电防护的半导体装置，其包括一集成电路、一密封环以及一导电层。该集成电路是设置在一元件基底上，并具有一第一区域以及一第二区域。该密封环则是设置在该元件基底上，以环绕该集成电路。该导电层至少覆盖该第一区域，并且电连接该密封环。为达上述目的，本专利技术的一实施例提供一种静电放电防护的测试方法，其包括以下步骤。首先，提供一集成电路，该集成电路设置在一元件基底上的，并具有被一密封环环绕的一第一区域以及一第二区域。然后，在该集成电路上形成一导电层，至少覆盖该第一区域，该导电层电连接该密封环。接着，提供一静电放电电流至该密封环以进行静电放电防护测试。整体来说，本专利技术提供的半导体装置，是额外设置可环绕整个集成电路的一密封环，并且使该密封环可直接或间接电连接至覆盖该集成电路的一导电层上。该导电层可选择性地覆盖该集成电路的所有区域，或是仅覆盖其重要区域，由此，在进行该半导体装置的静电放电防护的测试，即可直接将一静电放电电流提供至该导电层或者是该密封环上，而将其导入一低电位源，例如是接地，以避免该静电放电电流破坏该集成电路内的电路。附图说明图1为本专利技术第一实施例中一种具有静电放电防护功能的半导体装置的上视示意图；图2为本专利技术第二实施例中一种具有静电放电防护功能的半导体装置的上视示意图；图3为图2中沿剖面线A-A’的侧剖示意图；图4为本专利技术第三实施例中一种具有静电放电防护功能的半导体装置的上视示意图；图5为图4中沿剖面线B-B’的侧剖示意图。其中，附图标记说明如下：100集成电路101切割区域103密封环105低电位源120、140导电层130、150导线A区域B区域具体实施方式使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的数个优选实施例，并配合所附的附图，详细说明本专利技术的构成内容及所欲达成的功效。请参考图1，所绘示者为本专利技术第一实施例中一种具有静电放电防护功能的半导体装置的示意图，其是在一晶片(wafer,未绘示)上设置多个如图1所示的集成电路(integratedcircuit,IC)100，各集成电路100之间则通过切割区域101而相互分隔。其中，该晶片例如为一般半导体领域常见的基底，而集成电路100则例如为一般半导体领域常见的晶体管、电容、电阻或其他常见的半导体组件等。由此，即可在后续制作工艺中，于切割区域101进行一切割制作工艺，而将各集成电路100切割成为各个管芯(die,未绘示)，且每一个管芯包含各集成电路100。如此，各该管芯即包括各该半导体组件的元件基底，于集成电路100上通过各种制作工艺，如沉积(deposition)、光刻(lithography)、蚀刻(lithography)或平坦化(planarization)等步骤形成各种所需的电路路线与内连接结构(interconnection)，构成各种区域，其包含核心区域(corelogicregion,未绘示)、高频区域(highfrequencyregion,未绘示)、周边区域(peripheryregion,未绘示)等。集成电路100上还设置有至少一低电位源105，例如是一接地端(groundregion)，由此，当利用一高电位源(未绘示)产生一电流量很大的静电放电电流时，此电流即会经由集成电路100内形成的金属内连线或者是其他静电放电防护结构，将该静电放电电流导入低电位源105，以避免该静电放电电流破坏主要电路。在本实施例中，是在该晶片上额外设置一密封环(sealring)103，环绕各集成电路100。详细来说，密封环103例如是包含铜(copper,Cu)、铝(aluminum,Al)或钨(tungsten,W)等低阻质的金属材质，其是位于切割区域101与各集成电路100之间，以避免各集成电路100于后续进行该切割制作工艺时，其上结构或膜层发生脱离(delamination)或剥落(pealing)等问题，而使该管芯内的集成电路100受其影响而遭受破坏。依据前述说明，可得知本实施例的半导体装置是额外在该晶片上设置可环绕各集成电路100的密封环103，以避免集成电路100在进行切割制作工艺时受到影响，而遭受物理性的破坏。另外，在本实施例中，在各集成电路100形成后，是通过其内形成的金属内连线进行其静电放电防护的测试(ESDtesting)，将一静电放电电流(ESDcurrent)提供至集成电路100内形成的该金属内连线上，并将其导入低电位源105，而达到静电放电防护测试的效果。然而，在某些情况下，若遇到特殊情况而产生静电放电电流，过大的电流则可能会直接损害集成电路100内的金属内连线，而影响到半导体装置的整体效能。因此，本领域者应可轻易了解，本专利技术的半导体装置也可能本文档来自技高网...

【技术保护点】
1.一种具有静电放电防护功能的半导体装置，其特征在于，包含：/n集成电路，设置在元件基底上，该集成电路具有第一区域以及第二区域；/n密封环，设置在该元件基底上，以环绕该集成电路；以及/n导电层，至少覆盖该第一区域，其中，该导电层电连接该密封环。/n

【技术特征摘要】
1.一种具有静电放电防护功能的半导体装置，其特征在于，包含：
集成电路，设置在元件基底上，该集成电路具有第一区域以及第二区域；
密封环，设置在该元件基底上，以环绕该集成电路；以及
导电层，至少覆盖该第一区域，其中，该导电层电连接该密封环。


2.依据权利要求1所述的具有静电放电防护功能的半导体装置，其特征在于，该密封环以及该导电层均接地。


3.依据权利要求1所述的具有静电放电防护功能的半导体装置，其特征在于，还包含：
切割区域，环绕该集成电路以及该密封环，使得该密封环位于该集成电路与该切割区域之间。


4.依据权利要求1所述的具有静电放电防护功能的半导体装置，其特征在于，该第一区域包含高频区域。


5.依据权利要求1所述的具有静电放电防护功能的半导体装置，其特征在于，该第一区域包含核心区域。


6.依据权利要求1所述的具有静电放电防护功能的半导体装置，其特征在于，该第二区域被暴露于该导电层外...

【专利技术属性】
技术研发人员：姜钧，曾颖伟，张秉真，唐天浩，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71