半导体存储器装置制造方法及图纸

一种半导体存储器装置包括：逻辑电路，其设置在具有单元区域和单元区域外部的外围区域的基板上；源极板，其被限定在逻辑电路上方；狭缝，其将源极板分成在单元区域中的单元源极板和在外围区域中的虚设源极板；以及存储器单元阵列，其被限定在单元源极板上。虚设源极板保持在恒定电压，而与存储器单元阵列和逻辑电路的操作无关。

【技术实现步骤摘要】
半导体存储器装置
各种实施方式总体上涉及一种半导体存储器装置，更具体地，涉及一种具有设置在存储器单元阵列下方的逻辑电路的半导体存储器装置。
技术介绍
随着半导体制造技术的发展，要求半导体存储器装置的小型化和高集成度。为了满足高集成度的要求，已经提出了单元下外围(peripheralundercell,PUC)结构，其中逻辑电路布置在存储器单元阵列下方。静电放电(ESD)是当静电流动时出现的故障模式。由ESD产生的静电电流会对半导体存储器装置的诸如二极管和晶体管的元件造成损坏。例如，施加到二极管的PN结的由ESD产生的高电流会引起结尖峰，或者可能破坏晶体管的栅极电介质层，从而使栅极、漏极和源极短路。因此，制造商作出各种努力来保护元件免受ESD的影响。
技术实现思路
各种实施方式涉及一种能够减少由于ESD引起的损坏的半导体存储器装置。在一个实施方式中，一种半导体存储器装置可以包括：逻辑电路，其设置在具有单元区域和单元区域外部的外围区域的基板上；源极板，其被限定在逻辑电路上方；狭缝，其将源极板分成在单元区域中的单元源极板和在外围区域中的虚设源极板；以及存储器单元阵列，其被限定在单元源极板上。虚设源极板可以保持在恒定电压，而与存储器单元阵列和逻辑电路的操作无关。在一个实施方式中，一种半导体存储器装置可以包括：逻辑电路，其被限定在具有单元区域和单元区域外部的外围区域的基板上；单元源极板，其单元区域中被设置在逻辑电路上方；存储器单元阵列，其被限定在单元源极板上；以及静电放电屏蔽板，其在外围区域中被设置在逻辑电路上方。在一个实施方式中，一种半导体存储器装置可以包括：逻辑电路，其被限定在基板上；源极板，其被设置在逻辑电路上方；狭缝，其将源极板分成多个单元源极板和虚设源极板；以及多个存储器单元阵列，其分别被限定在所述多个单元源极板上。无论存储器单元阵列和逻辑电路是否工作，虚设源极板都可以保持在恒定电压。附图说明图1是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的框图。图2是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的截面图。图3是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的俯视图。图4是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的框图。图5是示出图4所示的半导体存储器装置的示意性布局的俯视图。图6是图5的详细俯视图。图7是示出对图5所示的半导体存储器装置的呈现的截面图。图8是示出对根据本公开的一个实施方式的半导体存储器装置的焊盘布置区域的呈现的放大俯视图。图9是沿图8的线A-A’截取的截面图。图10A至图10C是示出根据本公开实施方式的半导体存储器装置的焊盘布置区域中的各种形状的虚设源极板的示例的俯视图。图11是示意性示出根据本公开的一个实施方式的包括半导体存储器装置的存储器系统的图。图12是示意性示出根据本公开的一个实施方式的包括半导体存储器装置的计算系统的框图。具体实施方式本公开的优点和特征及其实现方法将从以下对参照附图的描述的示例性实施方式的描述而变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而可以以各种方式实现。本公开的示例性实施方式向本领域技术人员传达本公开的范围在描述本公开实施方式的附图中给出的图形、尺寸、比率、角度、元件数量仅仅是例示性的而不是限制性的。在整个说明书中，相同的附图标记表示相同的元件。在描述本公开时，当确定对已知相关技术的详细描述可能使本公开的要点或清晰性模糊时，将省略其详细描述。应当理解，在说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的事物，除非另有特别说明。当在提到单数名词时使用不定冠词或定冠词(例如“一”、“一个”、“该”)时，除非另有特别说明，否则该冠词可以包括该名词的复数形式。即使在没有明确说明的情况下，本公开的实施方式中的元件也应该被解释为包括误差容限。此外，在描述本公开的组件时，可能使用像第一、第二、A、B、(a)、(b)这样的术语。这些术语仅仅是为了区分一种组件与另一组件的目的，而非隐含或暗示组件的实质、等级、顺序或数量。如果一个组件被描述为“连接”、“联接”或“链接”到另一组件，这可以表示该组件不仅可以直接地“连接”、“联接”或“链接”，而且还可以经由第三组件间接地“连接”、“联接”或“链接”。在描述位置关系时，例如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B旁边的元件A”，可以在元件A和元件B之间设置另一元件C，除非明确地使用术语“直接”或“紧接”。本公开的各种示例性实施方式的特征可以部分或全部联接、组合或分离。从技术上讲，可以进行各种交互和操作。各种示例性实施方式可以单独或组合实施。在下文中，将参照附图详细描述本公开的实施方式的各种示例。图1是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的框图。参照图1，根据本公开的一个实施方式的半导体存储器装置100可以包括存储器单元阵列110和逻辑电路120。逻辑电路120可以包括行解码器(X-DEC)121、页缓冲器电路122和外围电路(PERI电路)123。存储器单元阵列110可以包括多个存储器块BLK。虽然未示出，但是每一个存储器块BLK可以包括多个单元串。每个单元串可以包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。每个存储器单元可以是易失性存储器单元或非易失性存储器单元。虽然下面将描述半导体存储器装置100是垂直NAND闪存装置，但是应当理解，本公开的技术精神不限于此。存储器单元阵列110可以通过行线RL联接到行解码器121。行线RL可以包括至少一条漏极选择线、多条字线和至少一条源极选择线。行解码器121可以响应于从外围电路123提供的行地址X_A而从存储器单元阵列110中所包括的存储器块BLK中选择任何一个存储器块。行解码器121可以将从外围电路123提供的操作电压X_V传输到与从存储器单元阵列110中所包括的存储器块BLK中所选择的存储器块BLK联接的行线RL。存储器单元阵列110可以通过位线BL联接到页缓冲器电路122。页缓冲器电路122可以包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路122可以从外围电路123接收页缓冲器控制信号PB_C，并且可以向外围电路123发送数据信号DATA以及从外围电路123接收数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C来控制被布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路122可以通过响应于页缓冲器控制信号PB_C而感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可以根据检测到的数据将数据信号DATA发送到外围电路123。页缓冲器电路122可以响应于页缓冲器控制信号PB_C而基于从外围电路本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，该半导体存储器装置包括：/n逻辑电路，所述逻辑电路被设置在基板上，所述基板具有单元区域和所述单元区域外部的外围区域；/n源极板，所述源极板被限定在所述逻辑电路上方；/n狭缝，所述狭缝将所述源极板分成在所述单元区域中的单元源极板和在所述外围区域中的虚设源极板；以及/n存储器单元阵列，所述存储器单元阵列被限定在所述单元源极板上，/n其中，所述虚设源极板保持在恒定电压，而与所述存储器单元阵列和所述逻辑电路的操作无关。/n

【技术特征摘要】
20191212 KR 10-2019-01653761.一种半导体存储器装置，该半导体存储器装置包括：
逻辑电路，所述逻辑电路被设置在基板上，所述基板具有单元区域和所述单元区域外部的外围区域；
源极板，所述源极板被限定在所述逻辑电路上方；
狭缝，所述狭缝将所述源极板分成在所述单元区域中的单元源极板和在所述外围区域中的虚设源极板；以及
存储器单元阵列，所述存储器单元阵列被限定在所述单元源极板上，
其中，所述虚设源极板保持在恒定电压，而与所述存储器单元阵列和所述逻辑电路的操作无关。


2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
顶部布线，所述顶部布线被限定在所述源极板上方；
底部布线，所述底部布线被限定在所述逻辑电路和所述源极板之间；以及
接触件，所述接触件在所述外围区域中联接所述顶部布线和所述底部布线，
其中，所述虚设源极板具有供所述接触件穿过的开口。


3.根据权利要求1所述的半导体存储器装置，其中，所述单元源极板和所述虚设源极板由相同的材料形成。


4.根据权利要求1所述的半导体存储器装置，其中，所述逻辑电路的一部分沿垂直于所述基板的顶面的垂直方向与所述虚设源极板交叠。


5.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
多个焊盘，所述多个焊盘被布置在所述外围区域中并且被暴露至覆盖所述存储器单元阵列的顶部电介质层外部，并且所述多个焊盘彼此间隔开，
其中，所述虚设源极板沿垂直于所述基板的顶面的垂直方向与所述多个焊盘中的至少一个交叠。


6.根据权利要求5所述的半导体存储器装置，其中，所述逻辑电路的一部分沿所述垂直方向与所述虚设源极板的一部分以及所述多个焊盘中的至少一个交叠。


7.根据权利要求5所述的半导体存储器装置，其中，所述虚设源极板在形状上是连续的，并且沿所述垂直方向与所有的所述多个焊盘交叠。


8.根据权利要求5所述的半导体存储器装置，其中，将所述多个焊盘分组成多个焊盘组，并且将所述虚设源极板分成分别对应于所述多个焊盘组中的一个焊盘组的多个分段。


9.根据权利要求5所述的半导体存储器装置，其中，将所述虚设源极板分成分别对应于所述多个焊盘中的一个的多个分段。


10.一种半导体存储器装置，该半导体存储器装置包括：
逻辑电路，所述逻辑电路被限定在基板上，所述基板具有单元区域和所述单元区域外部的外围区域；
单元源极板，所述单元源极板在所述单元区域中被设置在所述逻辑电路上方；
存储器单元阵列，所述存储器单元阵列被限定在所述单元源极板上；以及
静电放电屏蔽板，所述静电...

【专利技术属性】
技术研发人员：安庆勋，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR