半导体集成电路制造技术

一种半导体集成电路，一次可处理ｎ位指令或数据（ｎ是整数，ｎ＞１），该半导体集成电路具有存储（ｎ×ｍ）位的指令或数据的队列，这些指令或数据是通过指令总线或数据总线从一个外部存储器那里接收到的。因此有可能实现半导体集成电路的性能改进，并且还可能提供低造价的半导体集成电路。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体集成电路，具体来说涉及改善半导体集成电路性能的技术。随着制造半导体器件技术的迅速进展，微处理器的性能也随之有了巨大的改进。另一方面，存储集成度也得到了改善，但存取性能却没有得到很大的提高。为此，微处理器和存储器之间的性能差异变得日益加大，因此即使一个系统配有高性能的微处理器，也难以在整体上更多地改进系统的性能。因为微处理器总是要和存储器进行数据传递的，所以耗费时间的存储器存取操作妨碍了微处理器的有效内部处理操作。因此，有必要抑制因存储器存取操作引起的性能下降并提高系统的整体性能。图29表示一个
技术介绍
的半导体集成电路，构造该集成电路的目的是消除微处理器和存储器之间的性能差异。在图29中，标号1、2、3分别代表存储器、微处理器、和总线控制器。在总线控制器3的内部有一个控制单元4和一个寄存器5。图29表示的是当微处理2的内部总线的总线宽度和外部总线(如，地址总线、数据总线)的总线宽度不同时改善数据传递效率的一个典型的结构。例如，现在假定较宽总线的宽度为16位，较窄总线的宽度为8位。当从较窄总线向较宽总线传递数据时，首先在寄存器5中存储来自较窄总线的8位数据，并且接收来自较窄总线的另一个8位数据以构成一个16位数据，然后将该16位数据传送到较宽总线。当从较宽总线向较窄总线进行数据传递时，将来自较宽总线的16位数据分成两个8位数据，然后向较窄总线传送每一个8位数据。因此，在
技术介绍
的半导体集成电路中，由于总线控制器和微处理器各自独立地操作，因此不可能实现计及微处理器的内部处理操作的寄存器控制。这就会引起半导体集成电路性能的下降。例如，当执行一个分支指令时或进行分支转移时，不可能在送数延迟期间消除存入寄存器中的数据，或者不可能完成不用数据填充寄存器这样的内部处理。此外，微处理器难以通过预先获取多个指令在内部完成动态调度。动态调度在这里指的是改变存储在一个队列中的指令的执行顺序，通过动态调度可毫无困难地得到性能的改进。 但在
技术介绍
的半导体集成电路中，在微处理器外部对数据分割等提供控制功能，将使半导体集成电路的元件数增多，并且使制造成本增加。本专利技术涉及一种半导体集成电路。按本专利技术的第一方面，半导体集成电路包括一个芯片，用于以n位为单位(n是大于1的整数)处理第一数据；至少一个(n×m位宽度的(m＞1)一个队列，用于从外部存储器接收等于或小于(n×m)位宽度的第二数据，并在这里存储第二数据；以及一个多路转换器，用于从该至少一个的队列接收第二数据，并向芯片有选择地输出第二数据中的n位，以此作为第一数据。最好，该至少一个队列包括p个队列(p是大于1的整数)，p个队列彼此串接，p个队列构成一个队列组，并且半导体集成电路进一步还包括一个队列控制部分，用于通过从P个队列中的一个队列向下一个队列依次移动第二数据向多路转换器传送第二数据。最好，半导体集成电路进一步还包括(n×m)位宽度的一个总线，用于从外部存储器向队列组传送第二数据。最好，半导体集成电路进一步还包括一个插在该总线某个中间部位的对准器。最好，第二数据是可变长度数据，半导体集成电路进一步还包括一个选择器，用于向最靠近该总线的一个队列的规定存储位置输出第二数据。还是最好，该半导体集成电路进一步还包括一个插在该总线某个中间位置的超高速缓冲存储器。按本专利技术的第二方面，半导体集成电路包括(a)一个芯片，用于以n位为单位(n是大于1的整数)处理第一指令或第一数据；(b)一个指令队列经组，包括(b－1)(n×m)位宽度的第一指令队列(m＞1)，用于从外部存储器接收等于或小于(n×m)位宽度的第二指令，并且在这里存储第二指令；以及(b－2)(n×m)位宽度的第S指令队列(1＜s≤p，p是大于1的整数)，用于从第(s－1)指令队列接收第二指令，并且在这里存储第二指令，该指令队列组具有串接的第一至第p指令队列；(c)一个数据队列组，包括(c－1)(n×m)位宽度(m＞1)的第一数据队列，用于从外部存储器接收等于或小于(n×m)位宽度的第二数据，并在这里存储第二数据；以及(c－2)(n×m)位宽度的第t数据队列(1＜t≤q，q是大于1的整数)，用于从第(t－1)数据队列接收第二数据，并在这里存储第二数据，该数据队列组具有串接的第一至第q数据队列；(d)一个队列控制部分，用于分别依次移动指令队列组和数据队列组中的第二指令和第二数据；(e)第一多路转换器，用于从第P指令队列接收第二指令，并且向芯片有选择地输出第二指令中的n位，以此作为第一指令；以及(f)第二多路转换器，用于从第q数据队列接收第二数据，并且向芯片有选择地输出第二数据中的n位，以此作为第一数据。最好，第二指令和第二数据是可变长度数据，并且半导体集成电路进一步还包括(g)插在指令队列组和外部存储器之间的第一选择器，用于向第一指令队列的规定存储位置输出第二指令；以及(h)插在数据队列组和外部存储器之间的第二选择器，用于向第一数据队列的规定存储位置输出第二数据。最好，半导体集成电路进一步还包括(g)一个指令总线，它连接外部存储器和第一指令队列，用于传送第二指令；以及(h)一个数总线，它连接外部存储器和第一数据队列，用于传送第二数据。最好，半导体集成电路进一步还包括一个对准器，它插在指令总线和数据总线至少二者之一中的某个中间位置。还是最好，把外部存储器分为一个指令存储器和一个数据存储器，指令总线和数据总线分别连接到指令存储器和数据存储器。按本专利技术的第三方面，半导体集成电路包括(a)一个芯片，用于以n位为单位(n是大于1的整数)处理第一指令或第一数据；(b)一个指令队列组，包括(b－1)n位宽度的第一指令队列，用于从外部存储器接收在第二指令中的n位，并在这里存储第二指令中的n位；以及(b－2)n位宽度的第s指令队列(1＜s≤p，p是大于1的整数)，用于从第(s－1)指令队列接收第二指令中的n位，并在这里存储第二指令的n位，指令队列组具有串接的第一至第p指令队列；(c)一个数据队列组，包括(c－1)n位宽度的第一数据队列，用于从外部存储器接收第二数据中的n位，并在这里存储第二数据中的n位；以及(c－2)n位宽度的第t数据队列(1＜t≤q，q是大于1的整数)，用于从第(t－1)数据队列接收第二数据中的n位，并在这里存储第二数据中的n位，数据队列组具有串接的第一至第q数据队列；(d){n×(m－1)}位宽度的公用队列组，用于接收第二指令和第二数据，并在这里存储它们；(e)一个队列控制部分，用于分别依次移动指令队列组和数据队列组以及公用队列组中的第二指令和第二数据；(f)n位宽度的第一总线，它将外部存储器连到第一指令队列和第一数据队列，用于传送第二指令和第二数据；(g){n×(m－1)}位宽度的第二总线，它连接外部存储器和公用队列组，用于传送第二指令和第二数据；(h)第一多路转换器，用于从指令队列组并且从公用队列组接收第二指令，并且向芯片有选择地输出第二指令中的n位，以此作为第一指令；以及(i)第二多路转换器，用于从数据队列组并且从公用队列组接收第二数据，并且向芯片有选择地输出第二数据中的n位，以此作为第一数据。最好，半导体集成电路进一步还包括(j)一个插在第二总线的某个中间部位的超高速缓冲存储器。按本本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：一个芯片，用于以ｎ位为单位（ｎ是大于１的整数）处理第一数据；至少一个（ｎ×ｍ）位宽度的队列（ｍ＞１），用于从外部存储器接收等于或小于（ｎ×ｍ）位宽度的第二数据并在其中存储所说第二数据；以及一个多路转换器 ，用于从所说至少一个队列接收所说第二数据并有选择地将所说第二数据中的ｎ位输出到所说芯片，以此作为所说第一数据。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：作川守，桥爪毅，坂下和，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]