微计算机制造技术

一种包括在一块芯片上集成的处理器和存储器的微计算机，其中存储器是以多个存储单元区域行设置的，且处理器设置在存储单元区域行之间。一种微计算机，其中存储单元区域经一条总线按行相互连接，每条总线与处理器连接。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及包括集成在同一芯片上的处理器和存储器的微计算机，更具体地涉及用于在同一芯片上安装通用目的处理器和大容量的通用目的存储器的布局。通用目的处理器和大容量的通用目的存储器在一块芯片上的集成具有一个优点集成导致改进通用目的处理器的处理能力并降低成本。然而，通用目的处理器在制造工艺和设计技术上与大容量通用目的存储器基本上是不同的，使得事实上难于将它们组合在同一芯片上。首先，解释制造工艺尽管存储器以层的形式至多有两条布线，但是由于精细构造的存储单元，所以采用许多步骤。另一方面，处理器通常采用多层布线以改进集成度。其次，解释设计技术对存储器的布局进行设计，以最优化如单元容量和布线延迟这样的模拟特性，使得改变布局需要较长的周期和较高的成本。附图说明图1示出了16兆位DRAM的布局的例子。一个通用16兆位DRAM具有以阵列形式设置的4兆位单元区域。另一方面，关于处理器，尤其是一个控制逻辑部件，利用一种CAD工具(自动排线/布线工具)，它允许在给定区域内自动形成布局。这意味着处理器具有高的改变布局的自由度。为得到如上所述的这种条件下在其上集成有通用目的处理器和大容量存储器的芯片，可以考虑下述方法。制造工艺技术采用存储器的技术作为基础，在存储单元区域中，布局也采用这种技术而不改变。处理器做得尽可能小，以便降低由于制造工艺技术是以存储器为基础这一事实而使特性恶化的后果。利用改变布局的自由度，将处理器设置在存储器的缝隙中。例如，在ISSN 0919-6072第94卷第91期的《信息处理学会研究报告》的第108期94-ARC-108《计算机体系结构研究报告》第49-56页的Murakami等人的“面向21世纪的新通用目的功能部件PPRAM的建议”(文献1)中，提出一种PPRAM(并行处理随机存取存储器，实用并行随机存取机)，其中将四个通用目的处理器11和大容量通用目的存储器12(具有多个存储单元区域12a)以图2所示布局集成在一块芯片上。在图2中，四个通用目的处理器11在芯片一侧排成一行，在剩余区域中以阵列形式排列通用目的存储器12的多个存储单元区域12a。另外，在日本专利申请公开第5-94366(1993)(文献2)中，公开一种微计算机，其中CPU14设置在两个存储空间13之间，设置在CPU14和存储空间13的一侧并与存储空间13和CPU14的行平行的是地址总线15和数据总线16，如图3所示。另外，在日本专利申请公开第63-81569(1988)(文献3)中，公开一种微计算机，其中具有相应功能的模块31、32、33(如存储器和外围电路)和CPU34以一种方式设置，以具有相同宽度，在它们一侧并与模块31、32、33和CPU34的行平行设置的是总线35，如图4所示。在这种微计算机中，如果模块31、32、...和CPU34设置为两行，则总线35设置在它们之间(图5)，如果设置具有不同宽度的模块31、32、...和CPU34，则总线35沿模块的周边(即，芯片的外围)设置(图6)。在任一个图中，CPU34基本上设置在多个模块31、32…的中部。另外，模块31、32…，和CPU34以一种方式取向以在直线上与总线35相对。在图2所示的布局(文献1)中，存储单元区域12a根据它们的位置与通用目的处理器11位于不同的距离，且距离越大，总线越长，使得数据传输延迟越大。总线长度的差异引起数据传输时间的差异，使得较快的数据传输需要与较慢的数据传输匹配。另外，当到总线的距离较大时，该总线在布局上所需的面积较大。另外，在文献2中，设在存储空间13和CPU14的行的一侧的地址总线15和数据总线16，需要与该行相同的长度，使得存在一个问题存储空间越大，总线越长。另外，如在文献3中，当总线35与模块31、32、33和CPU34的行平行排列时，以及当总线35沿模块31、32、…和CPU34的周边(即芯片的外围)设置时，也存在相同的问题。另外，在总线(15、16或35)设在存储空间13(或模块31、32、…)和CPU14(或34)的一侧的结构中，存在一种不利总线形成所需的面积的增加与位数成正比。本专利技术在于解决上述问题，本专利技术的首要目的在于提供一种微计算机，其中存储器被分为多个存储单元区域，在存储单元区域之间设置一个处理器，从而改进处理能力。根据本专利技术的微计算机包括一个处理器，设置在存储单元区域之间，使得处理器与存储单元区域之间的距离(总线长度)缩短，且处理器位于与存储单元区域基本相同的距离。将处理器与存储器连接起来的总线设置在处理器和存储器之间，使得与现有技术相比，与位数成正比增加的总线布线区域相对较小。当将总线分为多个分支且每个分支与处理器连接时，与不同总线分支连接的存储单元区域可以独立地控制和访问。在此及后文中，考虑到总线分支的功能而不是其物理结构，总线分支将称为“系统”。另外，将总线分为多个系统允许缩短总线长度。通过在由多个存储单元区域组成的存储单元区域行之间留出间隙，简单地形成存储器布局，使得能够采用现有的布局，从而，设置处理器以适应这种布局。长侧边相邻、处理器设置在短侧边之间的结构比短侧边相邻、处理器设置在长侧边之间的结构所增加的面积较小。当总线与矩形存储单元区域的长侧边相连时，与总线与短侧边相连时的情形相比，同时能够访问更多的地址。另外，到芯片外部的各信号输出端能够集中到芯片的一侧，或分散到芯片两侧。该结构是这样的，在存储单元区域行之间提供一个空间，处理器设置在该空间内，使得存储单元区域行之间的剩余空间也能设置如焊接点(pad)与处理器之间的外围电路、总线接口和锁存电路这样的电路。其他处理器能够进一步设置在该空间内，以构造一个多处理器。当总线接口设置在一个信号输出端时，能够高速输出每个信号。当锁存电路设置在上述空间中时，锁存电路与处理器之间的距离短，使得偏移小。当缓冲器设置在处理器与存储单元区域之间时，处理器和存储器能够同步。在缓冲器与处理器之间设置高速缓冲存储器允许更高速的操作。通过以下参照附图的详细描述，本专利技术的上述及其他目的和特征会更明显。图1示出常规16兆位DRAM的布局例子；图2是显示常规微计算机的平面图；图3是显示常规微计算机的平面图；图4是显示常规微计算机的平面图；图5是显示常规微计算机的平面图；图6是显示常规微计算机的平面图；图7是显示本专利技术的微计算机思想的平面图；图8是显示本专利技术的微计算机思想的平面图；图9是显示本专利技术第一实施方式的示意平面图；图10是显示本专利技术第二实施方式的示意平面图；图11是显示本专利技术第三实施方式的示意平面图；图12是显示本专利技术第四实施方式的示意平面图；图13是显示本专利技术第五实施方式的示意平面图；图14是显示本专利技术第六实施方式的示意平面图；图15是显示本专利技术第七实施方式的示意平面图；图16是显示本专利技术第八实施方式的示意平面图；图17是显示本专利技术第九实施方式的示意平面图；图18是显示本专利技术第十实施方式的示意平面图；图19是显示本专利技术第十一实施方式的示意平面图；图20是显示本专利技术第十二实施方式的示意平面图；图21是显示本专利技术第十三实施方式的示意平面图；图22是显示本专利技术第十四实施方式的示意平面图23是显示本专利技术第十五实施方式的示意平面图；图24是显示通用CPU结构的框图；图25是显本文档来自技高网...

【技术保护点】
具有集成在相同芯片上的处理器和存储器的微计算机，其中所述处理器设置在构成所述存储器的多个存储单元区域之间。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：清水彻，泽井克典，岛津之彦，熊野谷正树，堂阪胜巳，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]