微计算机制造技术

一种微计算机，具有通过存储器总线与存储ＣＰＵ执行的指令的指令贮存存储器连接、通过外围总线与设定外围模块的操作模式的一到多个操作模式设定寄存器连接的总线接口单元，其特征在于，　　　　在确证外围使能信号的状态下，根据向规定的操作模式设定寄存器设定数据的写指令执行写操作，在执行写操作后的１个循环期间，确证外围使能信号并执行读操作，从而，在经由上述总线接口单元从上述指令贮存存储器读出下一个指令的指令取的期间，上述ＣＰＵ将由上述写操作设定的数据向上述外围总线内的外围数据总线输出。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及微计算机，具体地说，具有对指定对外围模块的操作的寄存器的内容进行确认的功能的微计算机。
技术介绍
近年，随着应用范围的扩大，微计算机变得多样化，如实现CPU(中央处理单元)的高速化、大容量的存储器以及外围设备的内置。外围设备有计时器、A/D转换器、D/A转换器等。例如，为计时器的场合，在计时器的操作模式设定寄存器中设定操作模式，如，将通过CPU执行的程序使计时器操作的基本时钟的频率或计时器用于单次定时或是用于自由运行等。这样的微计算机的外围设备，根据操作模式设定寄存器中设定的值而操作。从而，操作模式设定寄存器中设定数据后，必须确认该数据。传统技术中，具备与外部的外围硬件连接的接口部，接口部、CPU、外围设备的操作模式设定寄存器通过总线相互连接，CPU在设定或参照操作模式设定寄存器的数据时，经由接口部实时确认操作模式设定寄存器的数据(例如，专利文献1)。特开平02-310636号公报但是，上述传统技术，虽然调试时对在外部确认操作模式设定寄存器的数据有效，但是微计算机的程序无法确认SFR(SpecialFunction Register特殊功能寄存器)的数据。从而，在调试结束的程序中对SFR进行数据设定后，为了确认该数据，必须参照SFR的数据。即，在操作模式设定寄存器中设定数据的写指令执行后，必须执行参照SFR的数据的读指令。CPU执行指令时，交互地反复执行访问存储指令的存储器领域的指令取和运算处理或对操作模式设定寄存器进行的写/读等的指令。例如，对操作模式设定寄存器执行的写指令中必须有5个指令取用于读操作时，用于确认操作模式设定寄存器中写入的数据的读指令变成在5个循环后执行，有花费时间太长的问题。另外，必须有写指令和读指令2个指令，有要增加程序区域的ROM(只读存储器)或RAM(随机存取存储器)的问题。本专利技术鉴于上述问题而提出，其目的在于提供对操作模式设定寄存器进行写入的写指令执行后立即自动执行读指令，并确认写入操作模式设定寄存器的数据的微计算机。
技术实现思路
为了达成上述目的，本专利技术的微计算机，具有通过存储器总线与存储CPU执行的指令的指令贮存存储器连接、通过外围总线与设定外围模块的操作模式的一到多个操作模式设定寄存器连接的总线接口单元，其特征在于，在确证(assert)外围使能信号的状态下，根据向规定的操作模式设定寄存器设定数据的写指令执行写操作，在执行写操作后的1个循环期间，确证外围使能信号并执行读操作，从而，在经由上述总线接口单元从上述指令贮存存储器读出下一个指令的指令取的期间，上述CPU将由上述写操作设定的数据向上述外围总线内的外围数据总线输出。根据本专利技术，由于在执行写操作后的1个循环中确证外围使能信号，因而在读出下一个指令取的同时，执行读出写操作时写入的数据的读操作。附图说明图1是本专利技术实施例1的微计算机的构成的方框图。图2是说明本专利技术实施例1的微计算机的操作的时序图。图3是本专利技术实施例2的微计算机的构成的方框图。图4是本专利技术实施例3的微计算机的构成的方框图。图5是本专利技术实施例4的微计算机的构成的方框图。图6是说明本专利技术实施例4的微计算机的操作的时序图。图7是本专利技术实施例5的微计算机的构成的方框图。10指令贮存存储器，20 CPU，30 BIU，40，4n SFR，50a，50b，50c，50d锁存器电路，60，80测试用寄存器70比较器具体实施方式以下参照附图对本专利技术的微计算机的优选实施例进行详细说明。实施例1图1～图2说明本专利技术的实施例1。图1是表示本专利技术的实施例1的微计算机的构成的方框图。该实施例1的微计算机包括指令贮存存储器10、CPU20、BIU30、多个外围模块(该场合为n个)、这些外围模块的操作模式设定寄存器SFR40～4n以及锁存器电路50a～c。指令贮存存储器10由ROM及RAM构成，存储CPU20执行的程序，即，CPU20执行的指令。SFR40～4n是例如计时器、A/D转换器、D/A转换器等的外围模块的操作模式设定寄存器。SFR40～4n分配给特定的地址空间。CPU20经由BIU30读出指令贮存存储器10的指令，根据该指令执行运算处理等。另外，指令若为对SFR40～4n进行的写指令或读指令，则经由BIU30输出外围总线信号及外围控制信号。具体地说，如果是分配到SFR40～4n的特定的地址区域的场合，则确证外围选择信号。即，在SFR40～4n的地址区域被指定时，对该地址区域进行解码，生成外围选择信号，保持确证直到外围地址总线的地址发生变化。另外，CPU20仅仅在对外围地址总线表示的SFR40～4n之一的写操作或读操作的执行所必要的循环中确证外围使能信号。外围读·写信号通常为读信号(该场合为″H″)，而仅仅在写操作时所必要的循环为″L″。即，CPU20通过确证外围选择信号和外围使能信号，选择SFR40～4n之一，执行写操作或读操作。BIU30是总线接口，通过存储器总线(地址总线及数据总线)与指令贮存存储器10连接。另外，BIU30通过外围总线(外围地址总线及外围数据总线)及外围控制信号(外围选择信号、外围使能信号、外围读写信号)与SFR40～4n连接。通过CPU总线与CPU20连接，识别CPU20指定的地址是存储器地址还是外围地址，对指令贮存存储器1 0或SFR40～4n进行存取。另外，一般地说，为了高速化，存储器总线和外围总线往往分别形成，但不限于此。锁存器电路50a与外围总线连接，保持外围总线上的数据，直到外围总线的数据发生变化。锁存器电路50b与外围控制信号连接，保持外围的数据，直到外围控制信号变化。锁存器电路50c与存储器总线连接，保持存储器总线上的数据，直到存储器总线上的数据变化。参照图2的时序图，说明该实施例1的微计算机向SFR40写入数据并确认该数据的指令操作。时钟CLK是该实施例1的微计算机的操作中的基本信号，存储器总线、外围总线及外围控制信号与时钟CLK同步变化。CPU20为了经由BIU30读出指令贮存存储器10的指令并对SFR40执行写操作，向CPU总线输出SFR40的地址。BIU30识别出CPU总线上的地址为SFR40的地址，向外围地址总线输出SFR40的地址。CPU20确证外围选择信号(该场合为″L″)。并确证对于SFR40的外围使能信号(该场合为″L″)。而且，令SFR40的外围读·写信号为″L″。CPU20将写入SFR40的数据经由BIU30向外围数据总线输出。由于外围选择信号、外围使能信号和外围读·写信号都是″L″，因而外围数据总线的数据写入SFR40。向SFR4 0写入数据的写期间的1个循环若结束，则CPU20令外围读·写信号为″H″。这里，CPU20使外围使能信号延长1个循环。即，外围读·写信号从″L″向″H″变化后，在读出下一个指令取的1个循环的期间，CPU20令外围使能信号为″L″。从而，外围读·写信号的″H″成为有效，SFR40的数据被读出并向外围数据总线输出。这样，该实施例1中，由于在执行写操作后的1个循环确证外围使能信号，因而，在下一个指令取读出的同时，可以执行读出写操作时写入的数据的读操作，可确认写入外围模块的操作模式设定寄存器的数据。另外，通过外围读·写信号向SFR40～4n的任一个执行写操作后，CPU本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：小西雅幸，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：