时钟同步延迟控制电路制造技术

一种时钟同步延迟控制电路，该电路能在使内部时钟同步、进行数据传送的系统中，使该内部时钟与外部时钟正确同步。外部时钟ＣＫ经由缓冲器，变为具有偏离Ｄ１的内部时ＣＬＫ。该内部时钟ＣＬＫ通过经由具有延迟量Ａ的延迟电路３２、形成延迟量２×Δ的延迟单元阵列３３－１～３３－ｎ以及具有延迟量Ｄ２的延迟电路３４，变成校正内部时钟ＣＫ’，与外部时钟ＣＫ同步。各延迟单元具备状态保持部；前向脉冲经过的延迟单元，固定维持于状态保持部所定的状态。由此，可正确形成延迟量２×Δ。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种用延迟阵列，对CPU发生的外部时钟的定时和存储器(IC)内部使用的内部时钟的定时进行控制的控制电路。最近，使用存储器、使其与时钟同步进行数据传送，从而实现高速数据传送的应用情况正在增加。例如，使用同步DRAM之类的时钟同步型DRAM，使其分别与100MHz和250MHz的时钟同步，然后在与CPU等部件之间进行数据的发送接收。在这样的使其与时钟同步，然后在部件之间进行数据发送接收的系统中，会产生一个问题，那就是CPU等部件给予存储器的外部时钟和该存储器内部所生成的内部时钟之间会有微小的时间差，即有偏离。例如，使用100MHz的外部时钟时，由于1个周期是10毫微秒，所以如果在外部时钟和内部时钟间有1毫微秒的偏差，则这一偏差相当于1个周期的时间的10％，将会妨碍高速同步控制。特别是由存储器向其它部件传送数据时，外部时钟和和内部时钟的偏离将直接影响到存储器数据的输出时间，使数据传送时间变慢。图48表示使用高速时钟进行同步控制的系统之一例。另外，图49是表示图48的系统中的外部时钟和内部时钟的关系图。例如，由CPU12所生成的外部时钟CK输入至存储器(同步DRAM等的时钟同步型DRAM)11上。外部时钟CK经由缓冲器13变换成内部时钟CLK，内部时钟CLK供给输入电路14、输出电路15及写入读出电路16等，控制数据的输入输出动作。由于内部时钟CLK是通过将外部时钟CK作为触发信号、由缓冲器13生成的，所以在外部时钟CK和内部时钟CLK之间必然存在偏离。由于控制存储器11内部动作的是内部时钟CLK，所以，在存储器11和其它部件(CPU12等)进行数据的发送接收时，有必要估算到外部时钟CK和和内部时钟CLK之间偏离的定时设定。但是，估算了这一偏离的定时设定，将使数据的传送速度变慢，这一点已如上面所述。为此，最近正进行技术开发以消除这一偏离。下面，说明现阶段该技术的二个例子。第一个是采用PLL(Phase-Locked Loop锁相环路)的技术。这种技术是通过PLL检出偏离的宽度，设法使这一偏离变为零。此外，由于这一技术要对内部时钟施加反馈，所以，当加到存储器上的外部时钟的频率总是一定且不会中断时，这一技术是有效的。第二个是一种基于所定的原理，构成生成与外部时钟一致的补偿内部时钟的电路的技术。外部时钟的频率有变化，或外部时钟即使中断，这一技术能马上对应这些情况使外部时钟和内部时钟一致，所以，这一技术被认为是很有前途的。下面，详细说明上述第二种技术。首先，一边参照图50，一边就该技术的原理作一说明。设外部时钟CK和内部时钟CLK的偏离的宽度(延迟量)为D1、外部时钟CK和内部时钟CLK的周期为T。这里，在从内部时钟CLK的第一个脉冲产生的时刻(前沿时刻)起经过了时间A的时刻，使产生延迟模仿脉冲FCL。这时，从延迟模仿脉冲FCL产生的时刻至内部时钟CLK的第二个脉冲产生的时刻为止的时间定为Δ。另外，复制这一时间Δ，使在由延迟模仿脉冲FCL产生的时刻起、经过2×Δ时间后的时刻上产生延迟模仿脉冲RCL。于是，从延迟模仿脉冲RCL产生的时刻起经过时间A后的时刻就与内部时钟CLK的第三个脉冲产生的时刻一致。其中，假定(A+W)＜T。W是延迟模仿脉冲FCL、RCL的宽度。这里，假定从延迟模仿脉冲RCL产生的时刻起至外部时钟CK的第三个脉冲产生的时刻为止的时间为D2的话，则如果能使延迟模仿脉冲RCL仅延迟时间D2，就可得到与外部时钟CK的的定时相一致的补偿内部时钟CK’。也就是说，形成能产生延迟量A、(2×Δ)、D2的延时电路，并使内部时钟CLK刚好推迟时间A+(2×Δ)+D2的话，就会得到与外部时钟CK的定时一致的补偿内部时钟CK’。由图50显然可知存在A＝D1+D2这一关系，所以，延迟量D2可由A及D1求得。另外，由于外部时钟CK有及内部时钟CLK的周期T是一不定值，这是作为前提的，所以，时间Δ也没有定值。因此，必须要构成一个能相应于外部时钟CK及内部时钟CLK的周期T来正确生成时间(2×Δ)那样的生成时间(2×Δ)的延迟电路。若遵循这一原理，就可以不依赖于外部时钟CK及内部时钟CLK的周期T，使补偿内部时钟的第一个脉冲总是与外部时钟CK的的第三个脉冲一致。另外，由于在外部时钟CK的第三个脉冲以后的时间内，外部时钟CK的定时与补偿内部时钟CLK的定时会保持一致，所以，即使在外部时钟CK中断那样的情况下，也可立即与之相应、使外部时钟和内部时钟一致。下面，基于上述原理，就使外部时钟与内部时钟的定时一致的电路构成作一讨论。图51是表示该电路构成的一个例子的图。外部时钟CK经由输入端21输入至输入缓冲器22。内部时钟CLK从输入缓冲器22输出。这里，由于输入缓冲器22有延迟量D1，所以，在外部时钟CK和内部时钟CLK之间，会产生延迟量D1那么大小的偏离。内部时钟CLK经由具有延迟量A的延迟电路23，输入至前向延迟阵列24。前向延迟阵列24由多个具有延迟量d的延迟电路25-1、25-2……25-n所构成。密勒控制电路26具有与延迟电路25-1、25-2、……25-n的数目相当数量的控制单元27-1、27-2，……27-n。密勒控制电路26决定前向延迟阵列24的延迟量Δf，同时它具有使后向延迟阵列28的延迟量Δb与延迟量Δf相等的功能。后向延迟阵列28与前向延迟阵列24相同，由多个具有延迟量d的延迟电路29-1、29-2。……29-n所构成。从后向延迟阵列28输出的时钟，经由具有延迟量D2的延迟电路30，就变为具有和外部时钟CK的定时相一致的定时的补偿内部时钟CK’。在上述结构的电路中，是使前向延迟阵列24的构成与后向延迟阵列28的构成相同，并将前向脉冲的延迟量Δf照原样复制后作为后向脉冲的延迟量Δb，从而得到2Δ(Δf＝Δb＝Δ)的。然而，在上述结构的电路中有一个缺点，即要使前向脉冲的延迟量Δf和后向脉冲的延迟量Δb一致这一点是很难的，它起因于前向脉冲具有一定的脉冲宽度。下面。就这一缺点作说明。图52是表示图50中的t时刻，(即决定延迟量Δf、Δb的时刻)时图51的电路状态。这里，把前向脉冲输入至前向延迟阵列的延迟电路的状态定义为激活状态(用斜线表示)，而把该前向脉冲未输入至前向延迟阵列的延迟电路的状态定义为非激活状态。这种情况下，例如假如前向脉冲输入至延迟电路25-K，则延迟电路25-K呈激活状态，其它的延迟电路呈非激活状态。若在前向脉冲输入至延迟电路25-K后，产生内部时钟CLK的脉冲，则后向延迟阵列的延时电路29-K呈激活状态，延迟电路29-K产生后向脉冲。也就是说，由于在延迟阵列头上数起的第K个控制27-K上，输入前向脉冲和内部时钟CLK的脉冲，所以，控制单元27-K使后向延迟阵列的延迟电路29-K呈激活状态，并从延迟电路29-K产生后向脉冲。但是，这时前向脉冲所输入的延迟电路29-K的距最前头(第一段延迟电路29-1)的位置和产生后向脉冲的延迟电路29-K的距最前头(第一段延迟电路29-1)的位置是相同的。因此，决定延迟量Δf的前向脉冲的前端F1和决定延迟量Δb的后向脉冲的前端F2必然仅相差一段延迟电路的延迟量(例如前向脉冲的脉冲宽度W那么大小)。即具有图27的结构的电路中，有延迟量Δb最多本文档来自技高网...

【技术保护点】
一种延迟阵列，其特征在于：该延迟阵列由多个串联而成的延迟单元构成；各延迟单元由使前向脉冲仅延迟一定的延迟量再传送至后一级延迟单元上的前向脉冲延迟电路、使后向脉冲仅延迟一定的延迟量再传送至前一级延迟单元上的后向脉冲延迟电路、内部时钟脉冲未输入至前述多个延迟单元时，若输入前述前向脉冲，则设定为置位状态，前述内部时钟脉冲输入至前述多个延迟单元时，若输入前述后向脉冲，则设定为复位状态的状态保持部所构成；前述前向脉冲被输入至第一级延迟单元、在前述内部时钟脉冲输入至前述多个延迟单元时，前述后向脉冲的前沿在状态保持部呈复位状态的延迟单元中最靠近前述第一级延时单元的延迟单元中形成，前述后向脉冲从前述第一级延迟单元输出。

【技术特征摘要】
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【专利技术属性】
技术研发人员：户田春希，
申请(专利权)人：东芝株式会社，
类型：发明
国别省市：JP[日本]