可编程读/写访问信号及其方法技术

在处理器中的一个系统总线控制器，包含按地址空间基础上可编程的逻辑，为不同模式的片允许信号编程。这样就允许在处理器和不同类型的外部器件或外设，例如存储器件之间存在一个“无胶合”接口。片选寄存器数值是考虑到每个和处理器耦合的外部器件或外设来预先编程的。系统总线控制器用这个编程寄存器数值来唯一设置送往每个外部器件或外设的读／写访问信号。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般而言涉及数据处理系统，具体而言涉及从一个处理器发送一个可编程读/写访问信号。一个处理器(以下又称为CPU(中央处理器))通常是在一个集成电路(＂IC＂)上实现的，并且用一个系统总线和各种外部资源(器件，器件或外设)耦合。这些外部器件或外设可以包括闪烁(flash)存储器件，只读存储器件(＂ROM＂)，随机存取存储器件(＂RAM＂)，动态随机存取存储器件(＂DRAM＂)，通用异步收发信机(＂UART＂)器件，专用集成电路(＂ASIC＂)，定时器件，另外的微处理器，直接存储器存取(＂DMA＂)通道，硬盘，磁带驱动器，CD-ROM，网络通信适配器，用户接口，和显示器件。这些众多的器件是处理器头脑的眼睛，耳朵，嘴巴，手，和脚。换而言之，没有外部通信手段，单独的一个处理器实际上只是一块无用的硅而己。把这些众多的外部器件或外设耦合到处理器的系统总线通常是许多并行操作的传输线。可以说总线是等效于人体的中央神经系统。因为系统总线的全部或大部份传输线耦合到处理器和全部外部器件或外设，所以需要一个寻址方法使从处理器或从某个外部器件或外设发送的一组数据或指令只被该数据或指令中指定的目的地所接收。对于一个特定系统的一组地址可以解析为许多地址空间。一个特定的地址空间可以属于一个特定的外部器件或外设。通常，地址空间用给一个指定的器件确定一个片选信号来表示。当处理器企图读取放在一个特定地址空间的信息，或企图向一个特定地址空间写入信息时，在处理器和相应于该地址的外部器件或外设之间就初始化一个总线协议。这个总线协议通常包含，给要对它进行读访问或写访问的外部器件或外设一个报警信号，和给外部器件或外设一个通知，指出这是读访问或是写访问。这个总线协议由装在处理器内的系统总线控制器产生，并耦合到处理器的核心电路(以后也称之为＂核＂)和系统总线之间。系统总线控制器担当在核和系统总线之间接收读请求和写请求的接口。当数据处理系统是采用不同生产者生产的处理器和外部器件或外设构成时就会遇到麻烦，因为没有一个为所有生产者一致执行的通用标准总线协议。这样，不同的外部器件或外设可能要求不同的总线协议信号。例如，为了正确地和处理器接口，不同型号的外部存储器件(一类外部器件或外设)可能要求不同的读/写访问信号。已有技术的处理器呆板地只能为读/写访问信号产生一个数值。如果处理器维持对一个外部器件或外设的读访问时这个信号是高电平，而外部器件或外设要求维持这个被接收的信号是低电平，处理器和外部器件或外设的接口就不可能正确。例如，外部器件或外设可能按照写访问来操作从处理器来的一个读访问。已有的技术解决这个问题必需在处理器和外部器件或外设之间的系统总线上附加外部逻辑电路。因为这样的逻辑电路要在一个IC或一片印刷电路板(＂PCB＂)上占地方(增加成本)并且增加相关额外开支，希望能不用这样的外部逻辑电路。外部逻辑电路通常给系统总线访问带来额外的时延，从而降低了系统的整体性能。所以要有这样的技术，将处理器接到一个或多个外部器件或外设，对于读/写访问信号，不需要附加外部逻辑电路。换而言之，需要在这样的处理器和一个或多个外部器件或外设之间的是一个(＂无胶合(glueless)＂)接口。为了更完整了解本专利技术及其优点，参照以下和相应图示相联系的说明，其中附图说明图1表示根据本专利技术的一个实施例构成的一个数据处理系统；图2-4表示一个处理器和不同的外部器件或外设接口及其独特的总线协议信令要求；图5表示本专利技术在一个系统总线控制器中的实现；图6表示实现本专利技术的一个例子；以及图7表示实现本专利技术的一个例子的时序。在以下的说明中，阐述大量具体的细节以提供对本专利技术作透彻的了解。但是，很显然，对本领域的技术人员而言，本专利技术可以不用这些具体的细节也能实现。在其他的例子中，众所周知的电路以方框图形式表示，使本专利技术不致于被不必要的细节所模糊。在大多数情况，有关时间的考虑及类似的细节被略去，因为这些细节对本专利技术的全面了解是不必要的，而且是在有关技术中具备通常技艺的人的技艺之内。现在参阅图示，其中描绘的元件并没按比例画出，并且在许多图示中，同样或类似的元件用同一个参考号码标示。参阅图1，表示出根据本专利技术构成的数据处理系统100。处理器(CPU)101用系统总线107耦合到N个(N是一个正整数)外部器件或外设111-113，该系统总线是一个＂无胶合＂的接口。换而言之，如上简单地并而以后还将进一步讨论那样，不需要为了CPU 101能够和N个外部器件或外设111-113中的每一个正确地接口而沿着系统总线107的任何地方增加外部逻辑电路。CPU 101包含通常由各种执行部件和有关电路组成的处理器核102。核102由地址总线104，数据总线105和控制总线106耦合到系统总线控制器(＂SBC＂)103。SBC 103作为核102和系统总线107之间的总线接口部件。系统总线107包含地址总线108，数据总线109和控制总线110。系统总线107将CPU 101耦合到N个外部器件或外设111-113中的每一个。对于CPU 101来说，N个外部器件或外设111-113中的每一个都处于一个可以进行读和写访问的地址空间。下面参阅图2，表示CPU 101到外部器件或外设111的耦合。较详细地画出控制总线110的一部份，以表示为了CPU 101和外部器件或外设111接口，外部器件或外设111对控制信号的特别要求。外部器件或外设111要求从CPU 101来的标号为ERE读/写信号由外部器件或外设111的输出允许(OE)和写允许(WE)引线所接收。注意，CPU 101的片选(CS)信号是由外部器件或外设111的片允许(CE)引线接收的。图3表示CPU 101到一个与外部器件或外设111不同的外部器件或外设112的耦合。外部器件或外设112从101来的ERE信号只由外部器件或外设112的WE引线接收。外部器件或外设112的WE引线耦合到CPU 101的WE引线。图4表示CPU 101到一个与外部器件或外设111和112都不同的外部器件或外设113的耦合的又一个例子。外部器件或外设113的OE引线固定接地，外部器件或外设113的WE引线接收从CPU 101来的ERE信号。外部器件或外设111-113可以由不同的存储器件如SRAM，ROM，或闪烁存储芯片组成。这些不同的存储芯片为了和一个处理器进行读和写通信，常常要求不同的控制接口。例如，对于从CPU 101来的写访问，外部器件或外设112可能要求一个维持为低电平的ERE信号，而外部器件或外设112可能对一个写访问要求ERE信号维持为高电平。如上面所讨论，已有技术的处理器是严格构造的，从而对任何访问(读或写)ERE信号都维持为同一个电平。例如，一个已有技术的处理器，对于写访问，ERE信号可能总是维持是低电平。在这样情况下，对于该已有技术的处理器要正确地与外部器件或外设113接口，就必需在处理器的ERE引线和外部器件或外设113的WE引线之间加入一个外部逻辑电路，譬如，一个反向电路。本专利技术解决上述的问题不需要这样的附加外部逻辑电路。换而言之，可以在CPU 101和所有外部器件或外设111-113之间加入一个＂无胶合＂接口。参阅下面的图5，表示在SBC 103中实现本本文档来自技高网...

【技术保护点】
一个处理器，其特征是：一个核；一个系统总线控制器适合于把上述处理器耦合到一个系统总线；和一个总线电路，把上述核耦合到上述系统总线控制器，其中上述系统总线控制器包含：一个电路，可以响应从上述核收到的向一个指定地址空间进行读 或写的访问请求，而向上述系统总线输出一个读／写访问信号，其中上述读／写访问信号是上述指定地址空间的函数。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：约瑟夫C西尔塞罗，詹姆斯G盖伊，克林顿T格罗弗尔，凯文M特拉诺尔，
申请(专利权)人：摩托罗拉公司，
类型：发明
国别省市：US[美国]