信号传输装置制造方法及图纸

为了在存储系统中进行高速动作，由于存储模块的位置引起的传输时间的差异，就难以确保在所有的存储模块之间的建立时间、保持时间。在存储系统中通过，从存储器控制器输出时钟信号和数据信号，并使这些信号的传输时间一致，就能确保在各存储模块之间的建立时间、保持时间，使高速信号传输成为可能。当在存储器控制器一侧接收数据时，一旦接收输出至存储模块的时钟信号，就按照其时限取入数据。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及安装在工作站或个人计算机等装置内的部件(集成电路是其代表性部件)之间的信号传输技术，尤其涉及高速信号传输中的有效技术。图3示出当前的工作站或个人计算机中正在使用的存储器电路的1个例子。30是安装于多个存府器LSI31的存储模块，32是存储器控制器，用来对存储LSI31进行控制，并向存储器LSI31发送写入数据、从存储器LSI31接收读出数据等。此外，在存储器控制器32中，往往采用集成电路，作为存储器LSI31的控制部分、发送写入数据部分以及接收读出数据部分之用此处认定存储器LSI为时钟同步式存储器。可以采用例如SD.RAM(ShhchronousDyuamic Random Access Memory-同步动态随机存取存储器)作为时钟同步式存储器。该存储器控制器安装在母板33上，存储模块30通过连接器34安装在母板上。图3中，在母板上所安装的存储模块的块数为8块，但模块块数可以根据系统的规模、规格或用户之目的等来决定常用的块数。该存储器电路的简单电路运动为下所述。从存储器控制器输出的控制信号和写入用的数据信号平板上的信号配线35，经过连接器34、存储模块上的接点36、存储模块上的配线37传输到各模块上的存储器LSI31。另外，在数据读出时，通过来自存储器LSI31的模块上的配线37、接点36、连接器34、母板上的配线35输入到存储器控制器32。将这样的配线35叫做存储器总线。在图3中的多条存储器总线中，只示出一条。此外，在SDRAM中除上述控制信号、数据信号之外，还提供时钟信号，但在图3中没有示出时钟用的配线。时钟用的配线从信号源直接或按照分频、或分布方式在设在存储器控制器和存储模块内的存储器LSI中进行分配。在这样的存储系统内等集成电路部件之间的信号传输线路中，有的采用触发器所用的单相时钟系统方式。关于该技术例如已在“VLSI系统设计电路及安装基础”(丸善出版、平成7年)中的第356页-360页中有详细叙述。图2中所示是单相时钟方式的最简单的示例。图2所示的输出电路和输入电路是按1∶1连接的传输电路。图中，在电路块21中有触发电路24和输出电路26，另外在电路块22中，有输入电路27和触发电路25。23是用于将从电路块框21输出的信号传送到电路方框22的传输线路。在触发电路24，25中，来自时钟信号源输入的直接时钟或经过分配、分频处理的时钟。此外，触发电路24的输入信号在图2中未示出，但在电路块21内部产生，此外，通常触发电路25的输出也输入到电路块25内的其他电路之中。另外，在上述说明中，假定触发电路24的输入信号是在电路块21中产生的，但也有在其它电路块中产生并直接输入到触发电路中的情况。同样，触发电路25的输出也不限于电路块22中的输入电路。有时也直接或通过配线连到其它电路块内。图2中所示的电路的基本工作原理如下。在触发电路24、25中提供了时钟。触发电路24使在上一个周期的时钟锁存的数据与时钟同步并进行输出，将该数据传输到输出电路26的输入部分，从输出部分将该数据输出到传输线路23。在传输线路上传输的数据，经由输入电路27，传输到触发器25的数据输入部分，在与时钟同步的方式下将该数据锁存。若为单相时钟系统，输入到各触发器的时钟被设计成使它们的相位相互一致。在使相位一致的技术中广泛采用的方法是通过时钟信号源或从分布端、或分频侧的到各电路块的时钟输入部分的信号配线长度一致，或使该时钟信号的配线的容量负荷一致，或使配线延时一致。在该单相时钟系统中，在有效传输信号的方法中被广泛使用的技术是在输出信号的周期的下一个周期中将接收一端锁存该信号的传输方式。在该方式中，周期时间tcycle必须满足下式。tcycle＞tdelay(max)+tpd(max)+tsetup(max)+tskew(max)此处，tdelay(max)是电路块21的时钟访问时间，即，从时钟被输入到电路块21到数据从电路块21输出的时间，tpd(max)是从电路块21输出的信号到输入到电路块22之前的传播时间，tsetup(max)是电路块22的建立时间，即，在输入到电路块22的时钟之前，必须确定输入到电路块22的信号的逻辑值(高，或低)的时间，最后，tskew是分别输入到电路块21、22中的时钟之间的偏差。式中所注的(max)，意味着将各自的温度，过程等的偏差考虑进去的各自最大值。在这里所示的存储器电路中，当电路块(此处是存储器控制器和存储模块)之间的连接配线长的时候，上述的传播时间tpd保持大的值。例如，当使连接器间距为400mil(约1cm)，存储模块为16块时，tpd为3-4ns。假定tpd(max)为4ns，周期数为33MZ时，对于该周期30ns的tpd的比率不超过1左右，通过电路块的高速化，可能满足tcycle＞tdelay(max)+tpd(max)+tsetup(max)+tskew(max)但是，例如，如果周期数增加到250MHZ，则该周期变为与tpd(max)相同的4ns，不管怎么设法使电路块高速化，也不能实现该系统。虽然还不到250MHZ的程度，但由于设备的微小化等产生的影响变大，实际上，在100MHZ左右的周期数，tdelay(max)，tsetup(max)，tskew(max)的高速化也成为tcycle＞tdelay(max)+tpd(max)+tsetup(max)+tskew(max)的关系，如果超过该周期数的高速化，在设计上是不可能的。另外，在研究如何实现高速化时，除上述那样的延迟计算之外，还有进行研究确保窗口的方法。在延时计算时，对于讨论能否在使输出电路和输入电路的时钟相位一致的状态下的进行信号传输，当把窗口考虑进去时，通过将偏差调整加在时钟相位上，就使更高速化成为可能。所谓将偏差调整加到时钟相位是指，例如，在图3时，与供给存储器控制器的时钟比较，或早、或迟错开供给存储模块的时钟相位。例如，当写入时的延迟时间与读出时的延迟时间相比前者较早时，如果是上述延迟时间的方法，对于与读出时的延迟时间一致并决定周期，而将窗口考虑进去时，通过提前错开供给存储器LSI的时钟相位，就能够提前输出读出数据，结果，在存储器控制器中，就使存储器LSI的时钟同步定时和存储器控制器的下一个周期的时钟同步定时以前的时间延迟，因此，有时能确保超过读出时的延迟时间的时间。即，在讨论确保窗口时间时，代替上式，使用窗口时间twindow，即twindow＝tcycle+tOH-tdelay(max)进行设计。tOH称作数据输出保持时间，是在将下一个时钟输入到进行信号输出的输出电路块之后，输出转换为(它的周期的)数据之前的时间。这个时间是与tdelay(min)，即tdelay的最小值一致或大于该最小值的时间。以这样求得的twindow的值为基础，满足下式即可。twindow＞tpd(max-min)+tsetup(max)+thold(max)此处，所谓tpd(max-min)，是tpd的最大值与最小值之差，在图3的情况下，所谓最大值是指从存储器控制器角度看的最远程的模块和存储器控制器之间的传播时间，所谓最小值是指最近程的模块和存储器控制器之间的传播时间。即，所谓tdelay(max)是表示由于存储模本文档来自技高网...

【技术保护点】
一种信号传输装置，通过配线，连接其中备有的、用于输出第１信号的第１输出电路的第１电路块；和其中备有的用于接收该第１信号的第１接收电路的多个第２电路块，其特征在于，在上述第１电路块中备有输出第２信号的第２输出电路；上述第２电路块备有接收上述第２信号的第２接收电路，上述第１接收电路与上述第２信号同步，并锁存上述第１信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：武隈俊次，山际明，森山隆志，栗原良一，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]