一种存储系统包括一个非易失性半导体存储器，该存储器包括由ｎ个（ｎ为自然数）写单元区域构成的第一原始块和由多个写单元区域构成的第一子块。一个控制器将具有第１到第ｐ个（ｐ为小于ｎ的自然数）地址中的一个地址的数据写入所述第一原始块中。当所述控制器收到写入具有作为所述第１到第ｐ个地址之一的第一写地址的数据的请求并且具有所述第一写地址的数据存在于所述第一原始块中时，所述控制器将具有所述第一写地址的数据写入所述第一子块中。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及到一种存储器系统以及一种利用比如卡控制器来对存储器写入的方法。
技术介绍
具有非易失性半导体存储器，比如闪存，的存储卡被用作记录音乐数据和视频数据的介质。存储卡中所用的闪存的一个典型例子包括一种NAND型闪存。存储器中的数据依照来自应用程序等的写请求由存储卡所插入的主器件中的文件系统来管理。所述文件系统将要写入的文件分为簇大小的数据片段。给每个被分割的数据分配一个逻辑地址，所述数据按逻辑地址的顺序被分配给未分配的簇。存储卡将数据写入存储器中，同时在存储器中实现的一个表之类的东西上管理每个数据的逻辑地址和用以写入所述逻辑地址的数据的物理地址之间的对应。当使用这种类型的文件系统时，诸如FAT这样的管理数据和有关根目录入口的信息以及被写数据在存储器中写入数据时要进行更新。然而，NAND型闪存有以下特点(1)数据一页一页地写入，(2)每个包含多页的块要擦除数据，(3)数据不能写入已经存有数据的页。所以，为了按页更新数据，通过使用一个擦除了的块来执行下面所描述的过程。具体说，将要更新的数据(新数据)写入没有数据写入的新块中，然后，将没有更新的其余的数据从一个含有旧数据(要重写成新数据的数据)的旧块中复制到所述新块中。于是，需要相当多的时间来更新每一页的数据。如上所述，在每次需要写文件的时候，要频繁地更新管理数据。因此，在使用闪存和FAT文件系统的存储卡中，数据的写和重写速度会慢。为了避免写速度的减小，可以将FAT文件系统的管理数据写入一个高速缓存块(子块)中，该块专用于按写请求的顺序从低地址页到高地址页存储数据。提供所述高速缓存块时也提供一个每个逻辑地址的数据原先要写入的块(原始块)。随着写入给定数据的请求的到来，数据被写入所述原始块中。每次对已经写入原始块中的数据进行更新的请求来到时，所述数据被相继写入所述子块中。在这个过程中，存储卡准备一个对应表，该表指明，给定逻辑地址上的最新数据要写入子块中的哪一页中。所述卡在预定的时刻重建原始块。所述重建包括，参考对应表，将子块中每个逻辑地址上的最新数据收集到原始块中。然而，原始块的重建存在下述的问题。假设，例如，块B1是一个原始块，用来存储地址0到5的数据，如图16所示。地址0到5上的每个旧数据被存储在块B1中，地址0到5上的每个最新数据被存储在所述原始块B1的一个子块SB中。当地址0到5的原始块从这个状态重建时，采取下面的步骤。首先，准备好一个擦除了的块B2，然后，地址0的最新数据从子块的页5中读出，并写入所述块B2的页1中。接着，地址1的最新数据从子块的页4中读出，并写入所述块B2的页2中。通过重复这个过程，地址0到5的最新数据被写入所述块B2中，如图16所示。最后，块B2被设定为地址0到5的一个相应的原始块。为了执行上述过程，读写过程重复执行的次数与分配给一个原始块的地址数(在所示例子中为六个地址)相同。在重建期间，存储卡给主器件连续输出占线信号。如果占线信号的输出时间比主器件中设定的时间周期要长的话，主器件可以判断存储卡出现了问题。由于技术的进步而使页的容量增加时，这个问题会变得更加显著。
技术实现思路
根据本专利技术的一个方面，提供一种存储系统，该系统包含非易失性半导体存储器，它包括由n个(n为自然数)写单元区域构成的第一原始块和由多个写单元区域构成的第一子块，以及一个控制器，它将具有第1到第p个(p为小于n的自然数)地址中的一个地址的数据写入所述第一原始块中，当所述控制器收到写入具有所述第1到第p个地址之一的第一写地址的数据的请求并且具有所述第一写地址的数据存在于所述第一原始块中时，所述控制器将具有所述第一写地址的数据写入所述第一子块中。根据本专利技术的一个方面，提供一种写入非易失性半导体存储器中的方法，该存储器包括由n个(n为自然数)写单元区域构成的第一原始块和由多个写单元区域构成的第一子块，该方法包括，将具有第1到第p个(p为小于n的自然数)地址中的一个地址的数据写入所述第一原始块中，当所述控制器收到写具有所述第1到第p个地址之一的第一写地址的数据的请求并且具有所述第一写地址的数据存在于所述第一原始块中时，将具有所述第一写地址的数据写入所述第一子块中。附图说明图1是一个示意图，显示了根据本专利技术的一个实施例的存储卡的配置；图2显示了根据本专利技术的实施例的存储卡中信号管脚的信号分配；图3是一个方框图，显示了根据本专利技术的实施例的存储卡的硬件配置；图4显示了根据本专利技术的实施例的存储卡中寄存器单元的详细配置；图5显示了根据本专利技术的实施例的存储卡中闪存的缓冲器和存储单元的结构；图6显示了每个操作模式中SD总线信号管脚的信号分配；图7显示了FAT文件系统的配置；图8显示了FAT和根目录入口中的数据的例子；图9显示了本专利技术的实施例所述的存储卡中存储器的配置；图10、11、12和13为示意图和流程图，用来解释根据本专利技术的实施例的写入存储卡中的方法；图14A和14B示意地显示了二元存储器和多值存储器的存储情形；图15A和15B示意地显示了多值存储器的二元模式中的存储情形，以及图16用来解释写入存储卡的常规方法具体实施方式下面将参考附图解释本专利技术的一个实施例。在下面的描述中，实质上具有相同功能和配置的部件分别用同样的参考数字来指定，并且只在需要的时候再次对其做解释。下面以存储卡为例来解释根据本专利技术的一个实施例的存储系统。图1是一个示意图，显示了根据本专利技术的一个实施例的存储卡的配置。所述存储卡1通过总线接口14给主器件2发送信息并从主器件2接收信息。所述存储卡1包括一个NAND型闪存(下文中简称为闪存)芯片11、一个用来控制所述闪存芯片11的卡控制器12、和多个信号管脚(第一到第九管脚)13。所述信号管脚13与卡控制器12电连接。所述管脚13的第一到第九管脚中的每一个管脚都被分配一个信号，例如图2所示。数据0到3被分别分配给第七、第八、第九和第一管脚。第一管脚也被分配给卡探测信号。此外，第二管脚被分配给命令。第三和第六管脚被分配给接地电位Vss，第四管脚被分配给电源电位Vd，以及第五管脚被分配给时钟信号。形成的存储卡1要能够插入所述主器件2上形成的一个狭槽，并能从中拔出来。安装在主器件2中的主控制器(未显示)能够通过所述第一到第九管脚与存储卡1中的卡控制器12交流各种信号和数据。例如，往存储卡1中写数据时，所述主控制器通过第二管脚给卡控制器12发送一个作为串行信号的写命令。在这个过程中，卡控制器12在响应于加在第五管脚上的时钟信号，接收加在第二管脚上的写命令。如上所述，只使用第二管脚写命令串行输入卡控制器12。被分配给命令输入的所述第二管脚被安排在用于数据3的第一管脚和用于接地电位Vss的第三管脚之间，如图2所示。信号管脚13及其总线接口14被用来在主器件2中的主控制器和存储卡1之间进行通信。另一方面，闪存11和卡控制器12之间的通信通过一个用于NAND型闪存的接口来进行。所以，尽管没有显示出来，闪存11和卡控制器12通过一个8位输入/输出(I/O)线彼此连接起来。例如，当写数据到闪存11中时，卡控制器12通过所述I/O线相继输入数据输入命令80H、列地址、页地址、数据、以及程序命令10H到闪存11中。在所述命令80H中，“H”表明是十六进制记号。实际上，8位信本文档来自技高网...
【技术保护点】
一种存储系统，包含有：非易失性半导体存储器，包括由ｎ个（ｎ为自然数）写单元区域构成的第一原始块和由多个写单元区域构成的第一子块，以及控制器，该控制器将具有第１到第ｐ个（ｐ为小于ｎ的自然数）地址中的一个地址的数据写入所述第一原 始块中，当所述控制器收到写入具有作为所述第１到第ｐ个地址之一的第一写地址的数据的请求并且具有所述第一写地址的数据存在于所述第一原始块中时，所述控制器将具有所述第一写地址的数据写入所述第一子块中。
【技术特征摘要】
【国外来华专利技术】JP 2005-9-29 283388/20051.一种存储系统，包含有非易失性半导体存储器，包括由n个(n为自然数)写单元区域构成的第一原始块和由多个写单元区域构成的第一子块，以及控制器，该控制器将具有第1到第p个(p为小于n的自然数)地址中的一个地址的数据写入所述第一原始块中，当所述控制器收到写入具有作为所述第1到第p个地址之一的第一写地址的数据的请求并且具有所述第一写地址的数据存在于所述第一原始块中时，所述控制器将具有所述第一写地址的数据写入所述第一子块中。2.根据权利要求1所述的存储系统，其中，所述存储器还包括由n个写单元区域构成的第二原始块和由多个写单元区域构成的第二子块，所述控制器，将具有第(p+1)到第m个(m为不小于p+2且不大于n的自然数)地址中的一个地址的数据写入所述第二原始块中，当所述控制器收到写入具有作为所述第(p+1)到第m个地址之一的第二写地址的数据的请求并且具有所述第二写地址的数据存在于所述第二原始块中时，所述控制器将具有所述第二写地址的数据写入所述第二子块中。3.根据权利要求2所述的存储系统，其中，所述存储器还包括由n个写单元区域构成的第三原始块，所述控制器将具有所述第1到第p个地址并被存储在所述第一子块中的每个数据中最后一个数据写入所述第三原始块中。4.根据权利要求2所述的存储系统，其中，要写入所述第一原始块中的数据包括要写入所述存储器中的真实数据的管理信息。5.根据权利要求2所述的存储系统，其中，所述控制器按照写数据的逻辑地址的顺序，从低地址的所述写单元区域到高地址的所述写单元区域将所述写数据写入所述第一原始块中，以及不管所述写数据的逻辑地址如何，从低地址的所述写单元区域到高地址的所述写单元区域将所述写数据写入所述第一子块中。6.根据权利要求2所述的存储系统，其中，所述第一原始块中的每个存储单元存储多位数据。7.根据权利要求2所述的存储系统，其中，所述存储器的每个存储单元存储多位的数据，以及所述控制器将一位信息写入所述第一子块的所述存储单元中。8.根据权利要求7所述的存储系统，其中，多个地址被分配给所述第一子块的每个所述存储单元，以及一位信息被写入所述第一子块的每个所述存储单元中的多个地址中的一个地址。9.根据权利要求2所述的存储系统，其中，所述存储器还包括由n个写单元区域构成的第三原始块，以及所述第三原始块存储多个具有连续n个地址的真实数据。10.根据权利...
【专利技术属性】
技术研发人员：须田隆也，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]
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