半导体结构及其制备方法技术

本发明专利技术提供一种半导体结构及其制备方法，包括：堆叠设置的存储电路结构和外围电路结构；存储电路结构包括：第一衬底；位于第一衬底上的叠层结构和覆盖介质层；穿过叠层结构的若干沟道结构；穿过覆盖介质层并延伸至第一衬底的外围导电柱塞；外围电路结构与沟道结构、外围导电柱塞电连接；外围导电柱塞包括第一填充介质层和包围第一填充介质层的第一导电结构；和/或存储电路结构还包括穿过第一衬底的穿硅导电柱塞，穿硅导电柱塞与外围导电柱塞电连接，穿硅导电柱塞包括第二填充介质层和包围第二填充介质层的第二导电结构。本发明专利技术可以增大第一导电结构的表面积，增强氢沿外围导电柱塞的扩散，使氢更容易经由外围导电柱塞扩散至沟道结构中。

Semiconductor structure and preparation method

【技术实现步骤摘要】
半导体结构及其制备方法
本专利技术属于集成电路
，特别是涉及一种半导体结构及其制备方法。
技术介绍
在一种3DNAND结构中，形成有存储器阵列的支撑衬底与CMOS衬底键合在一起后经由位于支撑衬底背面或CMOS衬底背面的引出焊垫电学引出。在3DNAND工艺中，为了钝化存储器阵列中的NAND串的沟道中沟道层陷阱，需要形成含氢材料层，所述含氢材料层作为氢源。然而，在以上体积的3DNAND结构中，所述含氢材料层形成在所述支撑衬底及所述CMOS衬底二者中形成有所述引出焊垫的背面；由于衬底表面缺陷和掺杂剂的阻碍，又现有技术中引出焊垫与存储器阵列中的NAND串电连接的互连结构均为实心导电结构，所述含氢材料层中的氢很难穿过衬底到达存储器阵列中的NAND串中。同时，当所述含氢材料层位于CMOS衬底背面时，所述含氢材料层距离所述CMOS衬底中的CMOS器件非常近，氢很容易从所述CMOS衬底的两侧向所述CMOS衬底中扩散，使得所述CMOS衬底中的所述CMOS器件上累积大量的氢，从而引起HCI(hotcarrierinjection，热载流子注入效应)和TDDB(timedependentdielectricbreakdown，与时间相关电介质击穿)等问题，使得CMOS器件性能下降。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中的上述问题。为实现上述目的及其他相关目的，本专利技术提供一种半导体结构，所述半导体结构包括：堆叠设置的存储电路结构和外围电路结构；所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；穿过所述覆盖介质层并延伸至所述第一衬底的外围导电柱塞；所述外围电路结构与所述沟道结构、外围导电柱塞电连接；其中，所述外围导电柱塞包括第一填充介质层和包围所述第一填充介质层的第一导电结构；和/或所述存储电路结构还包括穿过所述第一衬底的穿硅导电柱塞，所述穿硅导电柱塞与外围导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，或者所述穿硅导电柱塞为实心导电结构。本专利技术的半导体结构中，外围导电柱塞中的第一导电结构内侧具有第一填充介质层，可以增大第一导电结构的表面积；又氢在金属中的扩散系数较大，且在界面的扩散属于短路扩散，氢在金属界面的扩散系数更大，可以增强氢沿外围导电柱塞的扩散，使氢更容易经由外围导电柱塞扩散至沟道结构中；所述穿硅导电柱塞中的第二导电结构内侧具有第二填充结构，可以增大第二导电结构的表面积，可以增强氢沿穿硅导电柱塞的扩散，使氢更容易经由互连结构及穿硅通孔结构扩散至沟道结构中。可选地，所述外围电路结构通过键合的方式堆叠在所述存储电路结构之上。可选地，所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的第一互连层，所述第一互连层包括第一绝缘层及位于所述第一绝缘层内的若干层导电柱塞及互连线，所述若干层导电柱塞包括第一最顶层导电柱塞，所述外围导电柱塞与所述互连线电连接；所述外围电路结构包括位于表层的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内的第二最顶层导电柱塞；所述第一绝缘层与第二绝缘层接触，所述第一最顶层导电柱塞与第二最顶层导电柱塞接触。可选地，若干层所述导电柱塞均为实心导电结构或至少一层所述导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。可选地，还包括：覆盖所述第一衬底的含氢/氘材料层，所述第一衬底位于所述含氢/氘材料层与所述叠层结构之间。可选地，还包括：引出焊垫，在所述第一衬底的厚度方向上，所述穿硅导电柱塞位于引出焊垫与外围导电柱塞之间，所述引出焊垫电连接所述穿硅导电柱塞，所述含氢/氘材料层覆盖所述引出焊垫。可选地，所述第一导电结构、第二导电结构的材料包括铜或铝。可选地，所述第一填充介质层、第二填充介质层的材料包括氧化硅、氮化硅或氮氧化硅。本专利技术还提供一种半导体结构，所述半导体结构包括：堆叠设置的存储电路结构和外围电路结构；所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；穿过所述覆盖介质层并延伸至所述第一衬底的外围导电柱塞；所述外围电路结构与所述沟道结构、外围导电柱塞电连接；所述存储电路结构还包括穿过所述第一衬底的穿硅导电柱塞，所述穿硅导电柱塞与外围导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，所述外围导电柱塞为实心导电结构。本专利技术的半导体结构中，所述穿硅导电柱塞中的第二导电结构内侧具有第二填充结构，可以增大第二导电结构的表面积，又氢在金属中的扩散系数较大，且在界面的扩散属于短路扩散，氢在金属界面的扩散系数更大，可以增强氢沿穿硅导电柱塞的扩散，使氢更容易经由互连结构及穿硅通孔结构扩散至沟道结构中。可选地，所述外围电路结构通过键合的方式堆叠在所述存储电路结构之上。可选地，所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的第一互连层，所述第一互连层包括第一绝缘层及位于所述第一绝缘层内的若干层导电柱塞及互连线，所述若干层导电柱塞包括第一最顶层导电柱塞，所述外围导电柱塞与所述互连线电连接；所述外围电路结构包括位于表层的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内的第二最顶层导电柱塞；所述第一绝缘层与第二绝缘层接触，所述第一最顶层导电柱塞与第二最顶层导电柱塞接触。可选地，若干层所述导电柱塞均为实心导电结构或至少一层所述导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。可选地，还包括：覆盖所述第一衬底的含氢/氘材料层，所述第一衬底位于所述含氢/氘材料层与所述叠层结构之间。可选地，还包括：引出焊垫，在所述第一衬底的厚度方向上，所述穿硅导电柱塞位于引出焊垫与外围导电柱塞之间，所述引出焊垫电连接所述穿硅导电柱塞，所述含氢/氘材料层覆盖所述引出焊垫。可选地，所述第二导电结构的材料包括铜或铝。可选地，所述第二填充介质层的材料包括氧化硅、氮化硅或氮氧化硅。本专利技术还提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：提供第一衬底，所述第一衬底上形成有叠层结构及覆盖介质层；所述叠层结构内形成有若干个呈阵列排布的若干个沟道结构；所述沟道结构沿厚度方向贯穿所述叠层结构；所述覆盖介质层覆盖所述叠层结构的边缘区域及所述叠层结构的表面；提供外围电路结构；及将所述外围电路结构键合于所述叠层结构及所述覆盖介质层上，所述外围电路结构与所述沟道结构及外围导电柱塞电连接；其中，所述外围导电柱塞包括第一导电结构，所述第一导电结构的内侧具有空隙，形成所述第一导电结构之后且形成所述第一外围电路结构之前还包括于本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：堆叠设置的存储电路结构和外围电路结构；/n所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；穿过所述覆盖介质层并延伸至所述第一衬底的外围导电柱塞；/n所述外围电路结构与所述沟道结构、外围导电柱塞电连接；其中，/n所述外围导电柱塞包括第一填充介质层和包围所述第一填充介质层的第一导电结构；和/或/n所述存储电路结构还包括穿过所述第一衬底的穿硅导电柱塞，所述穿硅导电柱塞与外围导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，或者所述穿硅导电柱塞为实心导电结构。/n

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：堆叠设置的存储电路结构和外围电路结构；
所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；穿过所述覆盖介质层并延伸至所述第一衬底的外围导电柱塞；
所述外围电路结构与所述沟道结构、外围导电柱塞电连接；其中，
所述外围导电柱塞包括第一填充介质层和包围所述第一填充介质层的第一导电结构；和/或
所述存储电路结构还包括穿过所述第一衬底的穿硅导电柱塞，所述穿硅导电柱塞与外围导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，或者所述穿硅导电柱塞为实心导电结构。


2.根据权利要求1所述的半导体结构，其特征在于，所述外围电路结构通过键合的方式堆叠在所述存储电路结构之上。


3.根据权利要求1所述的半导体结构，其特征在于，所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的第一互连层，所述第一互连层包括第一绝缘层及位于所述第一绝缘层内的若干层导电柱塞及互连线，所述若干层导电柱塞包括第一最顶层导电柱塞，所述外围导电柱塞与所述互连线电连接；
所述外围电路结构包括位于表层的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内的第二最顶层导电柱塞；
所述第一绝缘层与第二绝缘层接触，所述第一最顶层导电柱塞与第二最顶层导电柱塞接触。


4.根据权利要求3所述的半导体结构，其特征在于，若干层所述导电柱塞均为实心导电结构或至少一层所述导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。


5.根据权利要求1至4中任一项所述的半导体结构，其特征在于，还包括：覆盖所述第一衬底的含氢/氘材料层，所述第一衬底位于所述含氢/氘材料层与所述叠层结构之间。


6.根据权利要求5所述的半导体结构，其特征在于，还包括：引出焊垫，在所述第一衬底的厚度方向上，所述穿硅导电柱塞位于引出焊垫与外围导电柱塞之间，所述引出焊垫电连接所述穿硅导电柱塞，所述含氢/氘材料层覆盖所述引出焊垫。


7.根据权利要求1所述的半导体结构，其特征在于，所述第一导电结构、第二导电结构的材料包括铜或铝。


8.根据权利要求1所述的半导体结构，其特征在于，所述第一填充介质层、第二填充介质层的材料包括氧化硅、氮化硅或氮氧化硅。


9.一种半导体结构，其特征在于，包括：堆叠设置的存储电路结构和外围电路结构；
所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；穿过所述覆盖介质层并延伸至所述第一衬底的外围导电柱塞；
所述外围电路结构与所述沟道结构、外围导电柱塞电连接；
所述存储电路结构还包括穿过所述第一衬底的穿硅导电柱塞，所述穿硅导电柱塞与外围导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，所述外围导电柱塞为实心导电结构。


10.根据权利要求9所述的半导体结构，其特征在于，所述外围电路结构通过键合的方式堆叠在所述存储电路结构之上。


11.根据权利要求9所述的半导体结构，其特征在于，所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的第一互连层，所述第一互连层包括第一绝缘层及位于所述第一绝缘层内的若干层导电柱塞及互连线，所述若干层导电柱塞包括第一最顶层导电柱塞，所述外围导电柱塞与所述互连线电连接；
所述外围电路结构包括位于表层的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内的第二最顶层导电柱塞；
所述第一绝缘层与第二绝缘层接触，所述第一最顶层导电柱塞与第二最顶层导电柱塞接触。


12.根据权利要求11所述的半导体结构，其特征在于，若干层所述导电柱塞均为实心导电结构或至少一层所述导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。


13.根据权利要求9至12中任一项所述的半导体结构，其特征在于，还包括：覆盖所述第一衬底的含氢/氘材料层，所述第一衬底位于所述含氢/氘材料层与所述叠层结构之间。


14.根据权利要求13所述的半导体结构，其特征在于，还包括：引出焊垫，在所述第一衬底的厚度方向上，所述穿硅导电柱塞位于引出焊垫与外围导电柱塞之间，所述引出焊垫电连接所述穿硅导电柱塞，所述含氢/氘材料层覆盖所述引出焊垫。


15.根据权利要求9所述的半导体结构，其特征在于，所述第二导电结构的材料...

【专利技术属性】
技术研发人员：沈鑫帅，石艳伟，董金文，夏志良，伍术，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42