一种三维芯片布局的方法技术

本发明专利技术涉及一种三维FPGA芯片设计的布局方法，首先使用二维芯片的平面布局方法，以及三维芯片的电路面积和元器件容量，来模拟三维芯片，二维平面布局结果产生后，再对其进行三维芯片的层次划分，最后将所有划分后的分层布局垂直叠加为三维芯片布局。这种三维芯片布局方法相对于现有方法：布局质量更好，布局结果具有更多解；主要工作量集中到二维模拟部分，减少软件工程的复杂度；可以更好的复用当前软件流程，加快三维布局软件开发进度。

A method of 3D chip layout

【技术实现步骤摘要】
一种三维芯片布局的方法
本专利技术涉及现场可编程逻辑门阵列(FieldProgrammableGateArray,FPGA)的芯片布局
，更具体地，本专利技术涉及一种三维芯片布局的方法。
技术介绍
FPGA是由许多的逻辑单元构成的逻辑器件，其中逻辑单元包括门、查找表、和触发器，它具有丰富硬件资源、强大并行处理能力和灵活可重配置能力，在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。在FPGA芯片的设计流程通常包括：设计输入、调试、功能仿真、综合、布局布线、时序仿真、配置下载等步骤。其中，其中布局是指从映射取出定义的逻辑和输入输出块，并把它们分配到FPGA内部的物理位置，往往需要在速度最优和面积最优之间做出选择。三维FPGA芯片是将不同FPGA电路单元制作在多个平面晶片上，并通过硅通孔(ThroughSiliconVias,TSVs)层间垂直互连技术将多个晶片(Die)在垂直方向进行堆叠互连而形成的一种全新的芯片结构，具有集成度高、功耗低、带宽高、面积小、互连线短、支持异构集成等特点,三维芯片的出现为半导体行业的发展带来了新的生机与活力。三维芯片是一种全新的三维芯片，目前的EDA工具和设计方法中，三维芯片布局所遵循的方法，一般使用先对用户网表进行划分，然后对划分后的多个网表进行独立的二维平面布局，这种方法还不能最优的配合三维芯片的布局，具有布局质量需要提高、当前流程复用度小，软件工程复杂度较大的缺点。
技术实现思路
本专利技术目的在于提供一种三维芯片布局的方法，以在三维芯片设计中更好的复用当前软件流程，减少三维芯片布局的复杂度，加快三维布局软件开发进度。本专利技术为解决上述技术问题采用的技术方案为，一种FPGA三维芯片布局的方法，所述方法包括:获得用户网表；根据二维芯片结构信息，计算将所述用户网表映射(Map)于二维FPGA芯片中的基本元件布局，生成二维模拟布局电路图；所述二维模拟布局电路图的电路面积的上限为三维芯片各层晶片电路面积之和，所述二维模拟布局电路图的数据容量的上限为三维芯片各层晶片数据容量之和；依据每个子电路图对等于所述三维芯片的每一层晶片电路图的规则，以及三维芯片结构信息，对所述二维模拟布局电路图的电路进行切分，获得若干个子电路图；将所述各子电路图进行合并，生成将用户网表映射(Map)到三维芯片中的基本元件布局电路图。优选地，用户网表包括LUT，REG。优选地，将所述用户网表映射(Map)到二、三维FPGA芯片中，还包括，对所述用户网表文件进行translate，再映射(MAP)到二、三维FPGA芯片中。优选地，所述二维模拟布局电路图的电路面积的上限,为所述三维芯片晶片层数与所述三维芯片单层晶片电路面积的乘积，所述二维模拟布局电路图的数据容量的上限,为所述三维芯片的晶片层数与所述三维芯片单层晶片数据容量的乘积。优选地，对所述二维模拟布局电路图的电路进行切分包括，根据所述二维模拟布局电路图包含的LUT、REG的数量和连接关系、以及各子电路图需要的IO配置，将所述二维模拟布局电路图划分为n个子电路图，n为所述三维芯片的晶片层数。具体地，对所述二维模拟布局电路图的电路进行切分包括，将所述二维模拟布局电路图划分为电路面积和LUT、REG数量大致相等的n个子电路图。优选地，将所述各子电路图进行合并包括，为将所述各子电路图在垂直方向进行堆叠互连而形成一个完整的多层电路图，所述多层电路图的层数为n,n为所述三维芯片的晶片层数。本专利技术实施例提供的一种三维芯片布局的方法，具有以下的优点：1)三维芯片的布局质量优于现有三维布局方法，且相对现有技术先划分后布局的策略,先布局后划分的解空间更大。2)主要工作量集中到二维模拟部分,整体上更方便复用当前软件流程，加快三维布局软件开发进度。3)减少三维芯片设计中软件工程的复杂度。附图说明图1为本专利技术实施例提供的一种三维芯片布局的方法的流程图；图2为现有方法和本专利技术实施例提供的方法的区别比较图；下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。具体实施方式为了使本专利技术的目的、技术方案和优点更加清楚，下面结合附图对本专利技术作进一步地详细描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它的实施例，都属于本专利技术保护的范围。在当前三维芯片布局中，一般使用先对用户网表进行划分，然后对划分后的网表进行独立的二维平面布局，本专利技术提出一种三维芯片布局的方法，首先使用二维芯片模拟三维芯片，进行二维平面布局，等布局结果产生后，然后对芯片进行划分,见图2。这种三维芯片布局方法相对于现有划分后再布局的方法，可以更好的复用当前软件流程，减少三维芯片布局的复杂度，加快三维布局软件开发进度。图1为本专利技术实施例提供的一种三维芯片布局的方法的流程图。如图所示，所述方法包括如下步骤：步骤110，获得用户网表数据。具体的，在FPGA芯片设计中，网表(netlist)是用于描述电路元件相互之间连接关系的，网表数据一般以网表文件是形式存在，用户网表体现了用户希望的芯片功能和设计逻辑。在本专利技术的一个实施例中，网表包含LUT，REG。步骤120，根据二维芯片结构数据，计算将所述用户网表映射(Map)到二维FPGA芯片中的布局方案，布局方案的电路的面积和数据容量的上限为三维芯片各层的电路面积和数据容量之和。其中，映射(Map)是指将网表中逻辑门映射成物理元素，即把逻辑设计分割到构成FPGA可编程逻辑阵列内的可配置逻辑块与输入输出块及其它资源中的过程。简单讲，Map过程用于将设计映射到一个具体的目标FPGA中。布局(Place)是指从映射取出定义的逻辑和输入输出块，并把它们分配到FPGA内部的物理位置，通常基于某种先进的算法，如最小分割、模拟退火和一般的受力方向张弛等来完成。而计算将用户网表映射(Map)到二维FPGA芯片中的布局方案，可以使用现有EDA设计工具和流程。相比三维芯片设计的尚不够成熟，在二维芯片设计中，现有的EDA工具和流程具有更为成熟的各个阶段能力，因此可以复用当前的软件设计流程。此外，相对于划分网表后对每个子网表分别进行布局，本方法的工程复杂度也更低。一般的，设计三维芯片的原因主要为如下两点：1)三维芯片主要扩大芯片电路面积，提高元器件密度。比如，增加LUT的数量，如果单层芯片的LUT容量为100k，同单层面积的4层叠加三维芯片的LUT容量就可以接近乘以4，约为400K。2)单纯的二维芯片电路面积做大难度较大，生产成品良率低。由此，容易看到使用三维芯片的优点就在于在不用加大芯片单层晶体的面积的条件下，而使得芯片的可使用电路面积成倍增加。在本专利技术的方案中，在本步骤内，计算将所述用户网表映射(Map)到二维FPGA芯片中的布局方本文档来自技高网...

【技术保护点】
1.一种FPGA三维芯片布局的方法，其特征在于，所述方法包括:/n获得用户网表；/n根据二维芯片结构信息，计算将所述用户网表映射(Map)于二维FPGA芯片中的基本元件布局，生成二维模拟布局电路图；所述二维模拟布局电路图的电路面积的上限为三维芯片各层晶片电路面积之和，所述二维模拟布局电路图的数据容量的上限为三维芯片各层晶片数据容量之和；/n依据每个子电路图对等于所述三维芯片的每一层晶片电路图的规则，以及三维芯片结构信息，对所述二维模拟布局电路图的电路进行切分，获得若干个子电路图；/n将所述各子电路图进行合并，生成将用户网表映射(Map)到三维芯片中的基本元件布局电路图。/n

【技术特征摘要】
1.一种FPGA三维芯片布局的方法，其特征在于，所述方法包括:
获得用户网表；
根据二维芯片结构信息，计算将所述用户网表映射(Map)于二维FPGA芯片中的基本元件布局，生成二维模拟布局电路图；所述二维模拟布局电路图的电路面积的上限为三维芯片各层晶片电路面积之和，所述二维模拟布局电路图的数据容量的上限为三维芯片各层晶片数据容量之和；
依据每个子电路图对等于所述三维芯片的每一层晶片电路图的规则，以及三维芯片结构信息，对所述二维模拟布局电路图的电路进行切分，获得若干个子电路图；
将所述各子电路图进行合并，生成将用户网表映射(Map)到三维芯片中的基本元件布局电路图。


2.根据权利要求1所述的方法，其特征在于，用户网表包括LUT，REG。


3.根据权利要求1所述的方法，其特征在于，将所述用户网表映射(Map)到二、三维FPGA芯片中，还包括，对所述用户网表文件进行translate，再映射(MAP)到二、三维FPGA芯片中。


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【专利技术属性】
技术研发人员：蒋中华，王海力，马明，
申请(专利权)人：京微齐力北京科技有限公司，
类型：发明
国别省市：北京;11