带复位的配置电路和FPGA的配置电路制造技术

本申请涉及半导体技术领域，提供了一种带复位的配置电路和FPGA的配置电路，带复位的配置电路包括：若干个存储单元，每个存储单元包括第一正电源节点、第二正电源节点、交叉耦合的第一反相器和第二反相器，第一反相器连接第一正电源节点、负电源端且具有第一存储节点，第二反相器连接第二正电源节点、负电源端且具有第二存储节点，第二正电源节点连接正电源端；复位单元，输入端连接第一信号输出端，输出端连接每个存储单元的第一正电源节点，还连接正电源端和负电源端；在复位过程中，第一存储节点的信号为低电平，第二存储节点的信号为高电平。可在上电过程实现存储单元的复位以缩短复位时间，也可以在重配置过程中实现快速复位功能。功能。功能。

【技术实现步骤摘要】
带复位的配置电路和FPGA的配置电路


[0001]本专利技术涉及半导体
，尤其涉及带复位的配置电路及FPGA。

技术介绍

[0002]在FPGA芯片中，配置存储器是非常重要的部分。由于在FPGA芯片的绕线开关中大量使用one
‑
hot的选通器，则配置存储器在上电初始时刻或者重配初始时需要保持存储值为0，从而保证不会有信号冲突而输出短路电流。
[0003]图1示出了配置存储器中存储单元(configuration bitcell)的电路图。图2示出了FPGA的上电配置过程。如图2所示，FPGA会经历芯片上电阶段、配置存储器复位过程、芯片进行用户模式正常工作。其中，芯片上电阶段时间大约是几到几十毫秒时间，配置存储器复位过程可以理解为将图1示出的存储单元中的保持存储值为0，通常需要几十微秒的时间。
[0004]因此，如何缩短存储单元的复位时间则称为了亟待解决的技术问题。

技术实现思路

[0005]本专利技术提供了一种带复位的配置电路和FPGA的配置电路，可以在上电过程和重配过程中实现复位，从而缩短复位时间。
[0006]第一方面，本专利技术提供了一种带复位的配置电路，包括：
[0007]至少一个存储单元，每个所述存储单元包括第一正电源节点、第二正电源节点、锁存电路，所述锁存电路包括交叉耦合的第一反相器和第二反相器，所述第一反相器连接所述第一正电源节点、负电源端且具有第一存储节点，所述第二反相器连接所述第二正电源节点、所述负电源端且具有第二存储节点，所述第二正电源节点连接正电源端；
[0008]复位单元，所述复位单元的输入端连接第一信号输出端，输出端连接每个所述存储单元的第一正电源节点，所述复位单元还连接所述正电源端和所述负电源端；
[0009]在复位过程中，所述第一信号输出端的信号控制所述复位单元的输出端的信号为低电平，所述第一正电源节点和所述第一存储节点的信号均为低电平，所述第二正电源节点和所述第二存储节点的信号均为高电平。
[0010]第二方面，本专利技术提供了一种带复位的配置电路，包括：
[0011]至少一个存储单元，每个所述存储单元包括第一正电源节点、第二正电源节点、锁存电路，所述锁存电路包括交叉耦合的第一反相器和第二反相器，所述第一反相器连接所述第一正电源节点、负电源端且具有第一存储节点，所述第二反相器连接所述第二正电源节点、所述负电源端且具有第二存储节点；
[0012]复位单元，所述复位单元的输入端连接第一信号输出端，输出端连接每个所述存储单元的第一正电源节点，所述复位单元还连接所述正电源端和所述负电源端；
[0013]置位单元，所述置位单元的输入端连接第二信号输出端，输出端连接每个所述存储单元的第二正电源节点，且所述置位单元还连接所述正电源端和所述负电源端；
[0014]在复位过程中，所述第一信号输出端的信号控制所述复位单元的输出端的信号为
低电平，所述第一正电源节点和所述第一存储节点的信号均为低电平，所述第二信号输出端的信号控制所述置位单元的输出端的信号为高电平，所述第二正电源节点和所述第二存储节点的信号均为高电平。
[0015]第三方面，本专利技术提供了一种FPGA的配置电路，包括：上述第一方面所述的配置电路或上述第二方面所述的配置电路。
[0016]本专利技术提供了一种带复位的配置电路及FPGA的配置电路，该复位电路包括若干个存储单元，每个存储单元包括第一正电源节点、第二正电源节点、锁存电路，锁存电路包括交叉耦合的第一反相器和第二反相器，第一反相器连接第一正电源节点、负电源端且具有第一存储节点，第二反相器连接第二正电源节点、负电源端且具有第二存储节点，第二正电源节点连接正电源端；复位单元，复位单元的输入端连接第一信号输出端，输出端连接每个存储单元的第一正电源节点，复位单元还连接正电源端和负电源端；在复位过程中，第一信号输出端的信号控制复位单元的输出端的信号为低电平；第一正电源节点和第一存储节点的信号均为低电平；第二正电源节点和第二存储节点的信号均为高电平。综上，通过本专利技术的技术方案，可在上电过程和重配过程中实现存储单元的复位以缩短复位时间。
[0017]上述的非惯用的优选方式所具有的进一步效果将在下文中结合具体实施方式加以说明。
附图说明
[0018]为了更清楚地说明本专利技术实施例或现有的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0019]图1为本专利技术实施例提供的现有技术中的存储单元的电路图；
[0020]图2为图1提供的存储单元的复位的信号时序图；
[0021]图3为本专利技术实施例提供的第一种复位电路图；
[0022]图4为图3提供的第一种复位电路的信号时序图；
[0023]图5为本专利技术实施例提供的第二种复位电路图；
[0024]图6为本专利技术实施例提供的第三种复位电路图；
[0025]图7为本专利技术实施例提供的第四种复位电路图；
[0026]图8为本专利技术实施例提供的第五种复位电路图；
[0027]图9为本专利技术实施例提供的第六种复位电路图。
具体实施方式
[0028]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合具体实施例及相应的附图对本专利技术的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0029]半导体工艺涉及各式各样的电路的形成。其中一种电路类型是存储器阵列。存储器阵列通常包含多个存储单元，该多个存储单元排列为二维阵列。二维阵列的一个第一方
向中，存储单元是沿着位线连接。沿着垂直于第一方向的第二方向中，存储单元是沿着字元线连接。为了讨论的目的，沿着第一方向的一串存储单元将称作一列，而沿着第二方向的一串存储单元将称作一行。
[0030]传统而言，为存取存储器阵列中的特定存储单元，会施加一个信号(例如，电压或电流) 至连接到此存储单元的位线以及字线。存取特定的单元可能涉及读取存储单元中所存储的数据或写入数据至存储单元中。各存储单元可基于存储单元中的晶体管的信号而存入数字“1”或数字“0”；其中，“1”表示高电平，“0”表示低电平，下文以“0”表示低电平、“1”表示高电平为例进行描述。
[0031]存储器阵列的一种类型为静态随机存取存储器(static random access memory；SRAM) 阵列。在一些存储单元设计中，各存储单元利用两个不同的位线，常称为位线(bit line； BL)以及互补位线(bit line bar；BLB)。位线以及互补位线两者皆沿着存储单元的列延伸。同样沿着与位线相同方向延伸的为电源本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带复位的配置电路，其特征在于，包括：至少一个存储单元，每个所述存储单元包括第一正电源节点、第二正电源节点、锁存电路，所述锁存电路包括交叉耦合的第一反相器和第二反相器，所述第一反相器连接所述第一正电源节点、负电源端且具有第一存储节点，所述第二反相器连接所述第二正电源节点、所述负电源端且具有第二存储节点，所述第二正电源节点连接正电源端；复位单元，所述复位单元的输入端连接第一信号输出端，输出端连接每个所述存储单元的第一正电源节点，所述复位单元还连接所述正电源端和所述负电源端；在复位过程中，所述第一信号输出端的信号控制所述复位单元的输出端的信号为低电平；所述第一正电源节点和所述第一存储节点的信号均为低电平；所述第二正电源节点和所述第二存储节点的信号均为高电平。2.根据权利要求1所述的配置电路，包括：第一晶体管和第二晶体管，所述第一晶体管和第二晶体管的控制端连接所述第一信号输出端，所述第一晶体管的源端连接所述正电源端，所述第一晶体管的漏端连接所述第二晶体管的漏端和所述第一正电源节点，所述第二晶体管的源端连接所述负电源端；所述存储单元还包括：第三晶体管，所述第三晶体管的控制端连接第二信号输出端，源端连接所述第二正电源节点，漏端连接所述第二存储节点；其中，在复位过程中，所述第二信号输出端的信号控制所述第三晶体管的导通。3.根据权利要求1所述的配置电路，其特征在于，所述配置电路还包括：第四晶体管，所述第四晶体管的控制端连接至第三信号输出端，漏端和源端分别与所述复位单元的输出端和所述第二正电源节点一一对应连接；其中，在所述存储单元的读写过程或数据保持过程中，所述第三信号输出端的信号控制所述第四晶体管的导通，以使所述第一正电源节点和所述第二正电源节点的电压保持一致。4.根据权利要求1所述的配置电路，其特征在于，所述至少一个存储单元按照排列方向排成一列或多列；所述存储单元还包括第五晶体管和第六晶体管；其中，所述第五晶体管和所述第六晶体管的控制端分别连接同一条字线，所述第五晶体管的输入端和输出端分别与位线和所述第一存储节点一一对应连接，所述第六晶体管的输入端和输出端分别与互补位线和所述第二存储节点一一对应连接；其中，在复位过程中，所述字线未导通，所述位线和所述互补位线保持为1。5.一种带复位的配置电路，其特征在于，包括：至少一个存储单元，每个所述存储单元包括第一正电源节点、第二正电源节点、锁存电路，所述锁存电路包括交叉耦合的第一反相器和第二反相器，所述第一反相器连接所述第一正电源节点、负电源端且具有第一存储节点，所述第二反相器连接所述第二正电源节点、所述负电源端且具有第二存储节点；复位单元，所述复位单元的输入端连接第一信号输出端，输出端连接每个所述存储单元的第一正电源...

【专利技术属性】
技术研发人员：薛庆华，王海力，
申请(专利权)人：京微齐力北京科技有限公司，
类型：发明
国别省市：