一种双端口SRAM存储单元及其版图结构制造技术

本发明专利技术提供一种双端口SRAM存储单元及其版图结构，第一、第二NMOS和第一、第二PMOS；第一、第二NMOS栅极与第一、第二PMOS漏极连接字线；第一NMOS源极连接第一位线；第一PMOS源极连接第二位线；第二NMOS源极连接第三位线；第二PMOS源极连接第四位线；第一NMOS漏极、第一PMOS栅极共同连接至一锁存器的输入节点；第二NMOS漏极、第二PMOS栅极连接至锁存器的输出节点。本发明专利技术在不改变传统SRAM单元长宽尺寸的情况下，通过八颗晶体管的再排布，显著改善双端口SRAM存储单元的对称性，有效提高读写速度以及读干扰窗口。及读干扰窗口。及读干扰窗口。

【技术实现步骤摘要】
一种双端口SRAM存储单元及其版图结构


[0001]本专利技术涉及电路设计领域，特别是涉及一种双端口SRAM存储单元及其版图结构。

技术介绍

[0002]随着计算机运行速度加快，对于CPU的频率要求越来越高。双端口SRAM作为CPU的一级高速缓冲器，其读写速度是很重要的参数，直接影响到CPU的实际运行速度。
[0003]目前工业界普遍应用的双端口SRAM版图设计如图1所示，有两个PMOS(PU1和PU2)、两个NMOS(PD1和PD2)以及四个NMOS(PG1-A、PG1-B、PG2-A、PG2-B)组成，存在两个字线WL1和WL2以及两组位线BL1、BL2和BLB1、BLB2，可以实现同时读的功能，在PG1-B(或PG2-A)与反相器的输出之间有R-gate串联电阻，由于此串联电阻的存在，导致双端口sram从物理结构上就是不对称的，具有天生的缺陷，读“0”和读“1”的速度是不同的。
[0004]例如，当节点Q＝”0”,Qb＝”1”，BL1端的读电流Iread是通过PG1-A以及PD1到达Vss，而对于BLB2端的读电流Iread是通过PG1-B、R-Gate、PD2栅极、PU2栅极以及PD1到达Vss，由于串联电阻R-Gate分压，BLB2端读电流Iread会高于BL1端的读电流Iread，从而使得两端的读出速度不同。
[0005]并且，由于双端口SRAM在读操作的时候，每一个存储节点都连接并联的两个NMOS，读干扰窗口越小，越容易形成功能失效。对于双端口SRAM，由于并联的两个NMOS，8T SRAM(8传输管的SRAM)的读干扰窗口远远低于6T SRAM(6传输管的SRAM)。

技术实现思路

[0006]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种双端口SRAM存储单元及其版图结构，用于解决现有技术中的双端口SRAM存储单元中由于串联电阻的存在，使得双端口SRAM结构不对称，从而导致两端读出速度不同以及容易形成功能失效的问题。
[0007]为实现上述目的及其他相关目的，本专利技术提供一种双端口SRAM存储单元，至少包括：第一、第二NMOS和第一、第二PMOS；所述第一、第二NMOS的栅极与所述第一、第二PMOS的漏极共同连接字线；所述第一NMOS的源极连接第一位线；所述第一PMOS的源极连接第二位线；所述第二NMOS的源极连接第三位线；所述第二PMOS的源极连接第四位线；
[0008]设有输入节点Q和输出节点Qb的锁存器；所述第一NMOS的漏极、第一PMOS的栅极共同连接至所述锁存器的输入节点Q；所述第二NMOS的漏极、第二PMOS的栅极共同连接至所述锁存器的输出节点Qb。
[0009]优选地，所述锁存器包括第一、第二上拉管和第一、第二下拉管；其中所述第一上拉管的漏极、第一下拉管的漏极与所述第二上拉管的栅极、第二下拉管的栅极相互连接，节点作为所述锁存器的所述输入节点Q；所述第一上拉管的栅极、所述第一下拉管的栅极与所述第二上拉管的漏极、第二下拉管的漏极相互连接，节点作为所述锁存器的所述输出节点Qb；所述第一、第二上拉管的源极共同连接电源电压Vdd；所述第一下拉管的源极、第二下拉管的源极接地。
[0010]优选地，所述第一、第二上拉管为PMOS；所述第一、第二下拉管为NMOS。
[0011]优选地，所述双端口SRAM存储单元在读操作下，所述字线、第一位线、第三位线共同连接所述电源电压Vdd；所述第二位线和第四位线接地。
[0012]优选地，所述双端口SRAM存储单元在写操作下，所述字线、所述第一位线、所述第四位线以及所述第二位线连接所述电源电压Vdd；所述第三位线接地。
[0013]优选地，所述双端口SRAM存储单元在写操作下，所述字线、所述第三位线、所述第四位线以及所述第二位线连接所述电源电压Vdd；所述第一位线接地。
[0014]优选地，所述双端口存储单元在休眠模式下，所述字线、所述第四位线、所述第二位线接地；所述第一位线、所述第三位线连接所述电源电压Vdd。
[0015]本专利技术还提供一种双端口SRAM存储单元的版图结构，至少包括：
[0016]包含有第一至第六有源区图形的有源区图层，所述第一至第六有源区图形从左至右依次间隔分布；所述第一NMOS和所述第一下拉管共用所述第一有源区图形；所述第二有源区图形用于所述第一上拉管；所述第三有源区图形用于所述第一PMOS；所述第四有源区图形用于所述第二PMOS；所述第五有源区图形用于所述第二上拉管；所述第二下拉管与所述第二NMOS共用所述第六有源区图形；
[0017]覆盖于所述有源区图层上的多晶硅图层；所述多晶硅图层包含有：横跨于所述第一有源区图形上作为所述第一NMOS栅极的第一多晶硅图形；横跨于所述第一、第二、第四有源区图形上的第二多晶硅图形，其中横跨于所述第一有源区图形上的所述第二多晶硅图形的部分作为所述第一下拉管的栅极；横跨于所述第二有源区图形上的第二多晶硅图形的部分作为所述第一上拉管的栅极；横跨于所述第四有源区图形上的所述第二多晶硅图形的部分作为所述第二PMOS的栅极；
[0018]所述多晶硅图层还包含有：横跨于所述第三、第五、第六有源区图形上的第三多晶硅图形；横跨于所述第六有源区图形上的第四多晶硅图形；其中横跨于所述第三有源区图形上的所述第三多晶硅图形的部分作为所述第一PMOS的栅极；横跨于所述第五有源区图形上的所述第三多晶硅图形的部分作为所述第二上拉管的栅极；横跨于所述第六有源区图形上的所述第三多晶硅图形的部分作为所述第二下拉管的栅极；横跨于所述第六有源区图形上的第四多晶硅图形作为所述第二NMOS的栅极；
[0019]覆盖于所述多晶硅图层上的接触孔图层；所述接触孔图层包含有：分布于所述第一有源区图形上、所述第一多晶硅图形上下两侧的第一、第二接触孔图形；分布于所述第一有源区图形上、所述第二多晶硅图形下侧的第三、第四接触孔图形；分布于所述第二有源区图形上、所述第二多晶硅图形上下两侧的第五、第六接触孔图形；分布于所述第三有源区图形上、所述第三多晶硅图形上下两侧的第七、第八接触孔图形；分布于所述第四有源区图形上、所述第二多晶硅图形上下两侧的第九、第十接触孔图形；分布于所述第五有源区图形上、所述第三多晶硅图形上下两侧的第十一、第十二接触孔图形；分布于所述第六有源区图形上、所述第三多晶硅图形上方的第十三、十四接触孔图形；分布于所述第六有源区图形上、第四多晶硅图形上下两侧的第十五、第十六接触孔图形；
[0020]所述接触孔图层还包含有：位于所述第一多晶硅图形一端的第十七接触孔图形；位于所述第四多晶硅图形一端的第十八接触孔图形；
[0021]覆盖于所述接触孔图层上的第一金属层；所述第一金属层包含有：覆盖所述第十
七接触孔图形的第一金属图形；覆盖所述第一接触孔图形的第二金属图形；覆盖所述第二接触孔图形并连接第五接触孔图形的第三金属图形；覆盖所述第三、第四接触孔图形的第四金属图形；覆盖所述第六接触孔图形的第五金属图形；覆盖所述第七接触孔图形的第六本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双端口SRAM存储单元，其特征在于，至少包括：第一、第二NMOS和第一、第二PMOS；所述第一、第二NMOS的栅极与所述第一、第二PMOS的漏极共同连接字线；所述第一NMOS的源极连接第一位线；所述第一PMOS的源极连接第二位线；所述第二NMOS的源极连接第三位线；所述第二PMOS的源极连接第四位线；设有输入节点Q和输出节点Qb的锁存器；所述第一NMOS的漏极、第一PMOS的栅极共同连接至所述锁存器的输入节点Q；所述第二NMOS的漏极、第二PMOS的栅极共同连接至所述锁存器的输出节点Qb。2.根据权利要求1所述的双端口SRAM存储单元，其特征在于：所述锁存器包括第一、第二上拉管和第一、第二下拉管；其中所述第一上拉管的漏极、第一下拉管的漏极与所述第二上拉管的栅极、第二下拉管的栅极相互连接，节点作为所述锁存器的所述输入节点Q；所述第一上拉管的栅极、所述第一下拉管的栅极与所述第二上拉管的漏极、第二下拉管的漏极相互连接，节点作为所述锁存器的所述输出节点Qb；所述第一、第二上拉管的源极共同连接电源电压Vdd；所述第一下拉管的源极、第二下拉管的源极接地。3.根据权利要求2所述的双端口SRAM存储单元，其特征在于：所述第一、第二上拉管为PMOS；所述第一、第二下拉管为NMOS。4.根据权利要求3所述的双端口SRAM存储单元，其特征在于：所述双端口SRAM存储单元在读操作下，所述字线、第一位线、第三位线共同连接所述电源电压Vdd；所述第二位线和第四位线接地。5.根据权利要求3所述的双端口SRAM存储单元，其特征在于：所述双端口SRAM存储单元在写操作下，所述字线、所述第一位线、所述第四位线以及所述第二位线连接所述电源电压Vdd；所述第三位线接地。6.根据权利要求3所述的双端口SRAM存储单元，其特征在于：所述双端口SRAM存储单元在写操作下，所述字线、所述第三位线、所述第四位线以及所述第二位线连接所述电源电压Vdd；所述第一位线接地。7.根据权利要求3所述的双端口SRAM存储单元，其特征在于：所述双端口存储单元在休眠模式下，所述字线、所述第四位线、所述第二位线接地；所述第一位线、所述第三位线连接所述电源电压Vdd。8.一种双端口SRAM存储单元的版图结构，其特征在于，至少包括：包含有第一至第六有源区图形的有源区图层，所述第一至第六有源区图形从左至右依次间隔分布；所述第一NMOS和所述第一下拉管共用所述第一有源区图形；所述第二有源区图形用于所述第一上拉管；所述第三有源区图形用于所述第一PMOS；所述第四有源区图形用于所述第二PMOS；所述第五有源区图形用于所述第二上拉管；所述第二下拉管与所述第二NMOS共用所述第六有源区图形；覆盖于所述有源区图层上的多晶硅图层；所述多晶硅图层包含有：横跨于所述第一有源区图形上作为所述第一NMOS栅极的第一多晶硅图形；横跨于所述第一、第二、第四有源区图形上的第二多晶硅图形，其中横跨于所述第一有源区图形上的所述第二多晶硅图形的部分作为所述第一下拉管的栅极；横跨于所述第二有源区图形上的第二多晶硅图形的部分作为所述第一上拉管的栅极；横跨于所述第四有源区图形上的所述第二多晶硅图形的部分作为所述第二PMOS的栅极；
所述多晶硅图层还包含有：横...

【专利技术属性】
技术研发人员：周晓君，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：