一种嵌入式FPGA存储电路制造技术

本实用新型专利技术公开了一种嵌入式FPGA存储电路及其控制方法，包括：CMOS存储拓扑阵列、位线阵列和字线阵列，所述CMOS存储拓扑阵列包括M行

【技术实现步骤摘要】
一种嵌入式FPGA存储电路


[0001]本技术涉及存储器领域，尤指一种嵌入式FPGA存储电路。

技术介绍

[0002]目前芯片集成的模块越来越多，并且种类不同，各个模块可能是模拟的，也可能是数字的，功率也有不同。FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)也加入到被集成的行列。FPGA具有可编程功能，可以大幅地提高芯片的性能。但是，它需用到大面积的存储器及逻辑单元，在设计上对成本，功耗，速度，稳定性都有非常高的要求。

技术实现思路

[0003]为了解决上述技术问题，本技术提供了一种嵌入式FPGA存储电路及其控制方法，降低FPGA中存储器及逻辑单元的功耗，提高FPGA中存储器及逻辑单元的稳定性。
[0004]为了达到本技术目的，本技术提供了一种嵌入式FPGA存储电路，包括：CMOS存储拓扑阵列、位线阵列和字线阵列，所述CMOS存储拓扑阵列包括M行
×
N列的存储器，所述位线阵列包括N个位线单元，字线阵列包括M个字线单元；每个字线单元控制一行存储器，每个位线单元控制一列存储器；
[0005]每个所述存储器包括相连的传输门和存储单元；
[0006]每个字线单元的字线P控制端与所在行的每个存储器的所述传输门的PMOS控制端相连；所述每个字线单元的字线N控制端与所在行的每个存储器的所述传输门的NMOS控制端相连；每个字线单元的本地线控制端与所在行的每个存储器的存储单元控制端相连；
[0007]每个位线单元的位线控制端与所在列的每个存储器的所述传输门的读写控制端相连。
[0008]优选地，所述字线单元包括：与非门、或非门、非门和与门；所述与非门的两个输入端分别连接字线控制端和字选择端；所述与非门的输出端作为字线N控制端；所述与非门的输出端经过非门的输出作为字线P控制端；所述与门的两个输入端分别连接字选择端和本地控制端；初始控制端与所述与门的输出端作为所述或非门的输入端；所述或非门的输出端作为本地线控制端。
[0009]优选地，所述传输门包括第一NMOS和第一PMOS，所述第一NMOS的源极与所述第一PMOS的源极相连作为写数据控制端；所述第一NMOS的栅极与所述第一PMOS的栅极其中一个连接第一电平，另一个连接第二电平，所述第一NMOS的漏极与所述第一PMOS的漏极作为读数据控制端；所述第一PMOS的栅极与对应的字线单元的字线P控制端相连；所述第一NMOS的栅极与所述字线单元的字线N控制端相连。
[0010]优选地，所述存储单元包括：第二PMOS、第三PMOS、第二NMOS和第三NMOS，所述第二PMOS的源极、第三PMOS的源极分别与对应的字线单元的本地线控制端相连，所述第二PMOS的漏极、第二NMOS的漏极、第三PMOS栅极与第三NMOS的栅极与所对应的传输门的写数据控制端相连，所述第二PMOS的栅极、第二NMOS的栅极、第三PMOS漏极与第三NMOS的漏极相连作
为所述存储器的输出端；所述第二NMOS的源极和第三NMOS的源极接地。
[0011]优选地，所述位线单元包括第四PMOS，所述第四PMOS的栅极连接位冲电控制端，所述第四PMOS的源极作为读数据控制端；所述第四PMOS的漏极连接电源。
[0012]本技术还提供一种嵌入式FPGA存储电路的控制方法，包括：
[0013]当接收到对任一行存储器的写控制信号时，对应行的字线单元控制所对应的一行存储器的传输门导通，存储在每个位线单元中的数据通过传输门传输至对应的存储单元中；
[0014]当接收到对任一行存储器的读控制信号时，对应行的字线单元控制所对应的一行存储器的传输门导通，存储在对应的存储单元中的数据通过传输门传输至对应的位线单元中。
[0015]优选地，所述存储器的输出端将输出的数据传输至FPGA。
[0016]优选地，当接收到对任一行存储器的写控制信号时，通过字线单元的本地线控制端给位线单元的位冲电控制端充电。
[0017]优选地，所述位线单元的字线N控制端为高电平时，所述传输门导通，当位线单元的字线N控制端为低高电平时，所述传输门断开。
[0018]与现有技术相比，本技术提供的存储电路，低功耗，稳定性高。
[0019]本技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本技术而了解。本技术的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
[0020]附图用来提供对本技术技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本技术的技术方案，并不构成对本技术技术方案的限制。
[0021]图1为本技术实施例的嵌入式FPGA存储电路的示意图；
[0022]图2为本技术实施例的字线单元逻辑原理图；
[0023]图3为本技术实施例的位线单元逻辑原理图；
[0024]图4为本技术实施例的存储单元逻辑原理图
[0025]图5为本技术实施例的写数据1的时序图；
[0026]图6为本技术实施例的写数据0的时序图；
[0027]图7为本技术实施例的读数据1的时序图；
[0028]图8为本技术实施例的读数据0的时序图；
[0029]图9为本技术实施例的初始操作的时序图。
具体实施方式
[0030]为使本技术的目的、技术方案和优点更加清楚明白，下文中将结合附图对本技术的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
[0031]在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中
执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
[0032]如图1所示，本技术实施例提供一种嵌入式FPGA存储电路，包括：CMOS存储拓扑阵列、位线阵列和字线阵列，所述CMOS存储拓扑阵列包括M行
×
N列的存储器，所述位线阵列包括N个位线单元，字线阵列包括M个字线单元；每个字线单元控制一行存储器，每个位线单元控制一列存储器；
[0033]每个所述存储器包括相连的传输门和存储单元；
[0034]每个字线单元的字线P控制端与所在行的每个存储器的所述传输门的PMOS控制端相连；所述每个字线单元的字线N控制端与所在行的每个存储器的所述传输门的NMOS控制端相连；每个字线单元的本地线控制端与所在行的每个存储器的存储单元控制端相连；
[0035]每个位线单元的位线控制端与所在列的每个存储器的所述传输门的读写控制端相连。
[0036]如图1所示，本技术实施例采用M x N的CMOS存储的拓扑结构。这个拓扑结构中有M x N个存储单元和M本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种嵌入式FPGA存储电路，其特征在于，包括：CMOS存储拓扑阵列、位线阵列和字线阵列，所述CMOS存储拓扑阵列包括M行
×
N列的存储器，所述位线阵列包括N个位线单元，字线阵列包括M个字线单元；每个字线单元控制一行存储器，每个位线单元控制一列存储器；每个所述存储器包括相连的传输门和存储单元；每个字线单元的字线P控制端与所在行的每个存储器的所述传输门的PMOS控制端相连；所述每个字线单元的字线N控制端与所在行的每个存储器的所述传输门的NMOS控制端相连；每个字线单元的本地线控制端与所在行的每个存储器的存储单元控制端相连；每个位线单元的位线控制端与所在列的每个存储器的所述传输门的读写控制端相连；所述字线单元包括：与非门、或非门、非门和与门；所述与非门的两个输入端分别连接字线控制端和字选择端；所述与非门的输出端作为字线N控制端；所述与非门的输出端经过非门的输出作为字线P控制端；所述与门的两个输入端分别连接字选择端和本地控制端；初始控制端与所述与门的输出端作为所述或非门的输入端；以及所述或非门的输出端作为本地线控制端。2.根据权利要求1所述的嵌入式FPGA存储电路，其特征在于，所述传输门包括第一NMOS和第一...

【专利技术属性】
技术研发人员：汪泳江，
申请(专利权)人：旋智科技深圳有限公司，
类型：新型
国别省市：