SRAM存储结构、存储器及控制方法技术

一种SRAM存储结构、存储器及控制方法，所述SRAM存储结构包括：第一反相器和第二反相器，所述第一反相器的输入端为所述存储结构的第一存储节点，所述第二反相器的输入端为所述存储结构的第二存储节点；控制单元，用于在所述第一存储节点写入高电位时控制所述第一存储节点与所述第二反相器隔离，在所述第二存储节点写入高电位时控制所述第二存储节点与所述第一反相器隔离，避免了存储节点在写入高电位时，被对应的反相器制约，从而提高了器件的写噪声容限。写噪声容限。写噪声容限。

【技术实现步骤摘要】
SRAM存储结构、存储器及控制方法


[0001]本专利技术涉及半导体集成电路领域，尤其涉及一种SRAM存储结构、存储器及控制方法。

技术介绍

[0002]静态随机存取存储器(Dynamic Random Access Memory，SRAM)是随机存取存储器的一种。所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。SRAM被广泛应用到几乎所有的大规模集成电路(VLSI)中，并且在要求高速、高集成度、低功耗、低电压、低成本、短周期的应用中起到了关键性的作用。
[0003]静态噪声容限(Static Noise Margin，SNM)为评估SRAM存储结构的参数之一，是指存储结构所能承受的最大直流噪声信号的幅值，若超过这个值，存储结构中存储节点的数据会发生误反转，它是衡量存储结构抗干扰能力的一个重要参数，表示被存储在存储结构中的数据的稳定性。静态噪声容限包括读取静态噪声容限(Read Static Noise Margin，简称RSNM)和写噪声容限(Write Noise Margin，简称WNM)。其中，写噪声容限指在写操作过程中，存储结构所能承受的最大直流噪声信号的幅值。
[0004]在SRAM尺寸不断减小的现状下，器件的写噪声容限成为制约产品性能的一个主要因素。因此，有必要提出一种新的技术方案，以改善SRAM的写噪声容限。

技术实现思路

[0005]本专利技术解决的问题是提供一种SRAM存储结构、存储器及控制方法，改善SRAM的写噪声容限。
[0006]为解决上述问题，本专利技术提供一种SRAM存储结构，包括：第一反相器和第二反相器，所述第一反相器的输入端为所述存储结构的第一存储节点，所述第二反相器的输入端为所述存储结构的第二存储节点；控制单元，用于在所述第一存储节点写入高电位时控制所述第一存储节点与所述第二反相器隔离，在所述第二存储节点写入高电位时控制所述第二存储节点与所述第一反相器隔离。
[0007]优选的，所述控制单元包括：第一控制晶体管和第二控制晶体管，所述第一控制晶体管连接所述第一存储节点和所述第二反相器的输出端；所述第二控制晶体管连接所述第二存储节点和所述第一反相器的输出端。
[0008]优选的，所述控制单元还包括：第一控制线；所述第一控制晶体管的源极与所述第一反相器的输入端连接，漏极与所述第二反相器的输出端连接，栅极连接所述第一控制线；在第一存储节点写入高电位时，所述第一控制线被置于低电位；在第一存储节点写入低电位时，所述第一控制线被预充至高电位。
[0009]优选的，所述控制单元还包括：第二控制线；所述第二控制晶体管的源极与所述第二反相器的输入端连接，漏极与所述第一反相器的输出端连接，栅极连接所述第二控制线；在第二存储节点写入高电位时，所述第二控制线被置于低电位；在第二存储节点写入低电
位时，所述第二控制线被预充至高电位。
[0010]优选的，还包括：传输控制单元、位线和反位线；所述传输控制单元连接所述位线至所述第一存储节点，以及，连接所述反位线至所述第二存储节点；所述传输控制单元用于在所述第一存储节点写入所述位线上的高电位时控制所述第二存储节点与所述反位线隔离，在所述第二存储节点写入所述反位线上的高电位时控制所述第一存储节点与所述位线隔离。
[0011]优选的，所述第一反相器包括第一上拉晶体管和第一下拉晶体管；所述第一上拉晶体管的源极连接电压电源，漏极连接所述第一下拉晶体管的漏极，栅极连接所述第一下拉晶体管的栅极；所述第一下拉晶体管的源极连接地电源；所述第一上拉晶体管的栅极作为所述第一反相器的输入端，漏极作为所述第一反相器的输出端。
[0012]优选的，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；所述第二上拉晶体管的源极连接电压电源，漏极连接所述第二下拉晶体管的漏极，栅极连接所述第二下拉晶体管的栅极；所述第二下拉晶体管的源极连接地电源；所述第二上拉晶体管的栅极作为所述第二反相器的输入端，漏极作为所述第二反相器的输出端。
[0013]优选的，所述传输控制单元包括第一传输晶体管、第二传输晶体管、第一字线和第二字线；所述第一传输晶体管的漏极连接所述第一反相器的输入端，源极连接所述位线，栅极连接第一字线；所述第二传输晶体管的漏极连接所述第二反相器的输入端，源极连接所述反位线，栅极连接第二字线；在所述第二存储节点写入所述反位线上的高电位时，所述第一字线被置于低电位；在所述第一存储节点写入所述位线上的高电位时，所述第二字线被置于低电位。
[0014]优选的，所述第一下拉晶体管和所述第二下拉晶体管的宽长比相同，所述第一传输晶体管和所述第二传输晶体管的宽长比相同，所述第一下拉晶体管的宽长比是所述第一传输晶体管的两倍。
[0015]优选的，所述第一下拉晶体管、所述第二下拉晶体管、所述第一传输晶体管和所述第二传输晶体管均为鳍式场效应管，所述第一下拉晶体管和所述第二下拉晶体管为双鳍场效应管，所述第一传输晶体管和所述第二传输晶体管为单鳍场效应管。
[0016]优选的，所述SRAM存储结构位于半导体衬底上，包括：位于所述半导体衬底内的第一有源区、第二有源区、第三有源区、第四有源区、第五有源区和第六有源区；其中，所述第一有源区和第二有源区内均设有两个并行的鳍部，所述第三有源区、第四有源区、第五有源区和第六有源区内均设有一个鳍部。
[0017]优选的，所述第一控制晶体管的漏极与所述第二下拉晶体管的漏极通过有源层相连接并共同形成于所述第一有源区内；所述第二控制晶体管的漏极与所述第一下拉晶体管的漏极通过有源层相连接并共同形成于所述第二有源区内；所述第一上拉晶体管形成于第三有源区内，所述第二上拉晶体管形成于第四有源区内，所述第一传输晶体管形成于第五有源区内，所述第二传输晶体管形成于第六有源区内。
[0018]优选的，所述第一上拉晶体管的栅极与所述第一下拉晶体管的栅极相连，并通过第一金属互连层连接至所述第一控制晶体管的源极；所述第二上拉晶体管的栅极与所述第二下拉晶体管的栅极相连，并通过第二金属互连层连接至所述第二控制晶体管的源极；所述第一传输晶体管的漏极与第一控制晶体管的源极通过第三金属互连层连接；所述第二传
输晶体管的漏极与第二控制晶体管的源极通过第四金属互连层连接。
[0019]一种控制方法，基于上述SRAM存储结构，所述控制方法包括：检测用于写入存储节点的电位状态；若用于写入所述存储节点中的第一存储节点的电位为高电位，控制所述第一存储节点与第二反相器隔离；若用于写入所述存储节点中的第二存储节点的电位为高电位，控制所述第二存储节点与第一反相器隔离。
[0020]优选的，所述检测用于写入存储节点的电位状态，包括：检测用于写入第一存储节点的电位状态；所述用于写入所述存储节点中的第二存储节点的电位为高电位包括：检测用于写入所述存储节点中的第一存储节点的电位为低电位时，确定用于写入第二存储节点的电位为高电位。
[0021]优选的，所述检测用于写入存储节点的电位状态，包括：检测用本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SRAM存储结构，其特征在于，包括：第一反相器和第二反相器，所述第一反相器的输入端为所述存储结构的第一存储节点，所述第二反相器的输入端为所述存储结构的第二存储节点；控制单元，用于在所述第一存储节点写入高电位时控制所述第一存储节点与所述第二反相器隔离，在所述第二存储节点写入高电位时控制所述第二存储节点与所述第一反相器隔离。2.如权利要求1所述的存储结构，其特征在于，所述控制单元包括：第一控制晶体管和第二控制晶体管，所述第一控制晶体管连接所述第一存储节点和所述第二反相器的输出端；所述第二控制晶体管连接所述第二存储节点和所述第一反相器的输出端。3.如权利要求2所述的存储结构，其特征在于，所述控制单元还包括：第一控制线；所述第一控制晶体管的源极与所述第一反相器的输入端连接，漏极与所述第二反相器的输出端连接，栅极连接所述第一控制线；在第一存储节点写入高电位时，所述第一控制线被置于低电位；在第一存储节点写入低电位时，所述第一控制线被预充至高电位。4.如权利要求3所述的存储结构，其特征在于，所述控制单元还包括：第二控制线；所述第二控制晶体管的源极与所述第二反相器的输入端连接，漏极与所述第一反相器的输出端连接，栅极连接所述第二控制线；在第二存储节点写入高电位时，所述第二控制线被置于低电位；在第二存储节点写入低电位时，所述第二控制线被预充至高电位。5.如权利要求2所述的存储结构，其特征在于，还包括：传输控制单元、位线和反位线；所述传输控制单元连接所述位线至所述第一存储节点，以及，连接所述反位线至所述第二存储节点；所述传输控制单元用于在所述第一存储节点写入所述位线上的高电位时控制所述第二存储节点与所述反位线隔离，在所述第二存储节点写入所述反位线上的高电位时控制所述第一存储节点与所述位线隔离。6.如权利要求5所述的存储结构，其特征在于，所述第一反相器包括第一上拉晶体管和第一下拉晶体管；所述第一上拉晶体管的源极连接电压电源，漏极连接所述第一下拉晶体管的漏极，栅极连接所述第一下拉晶体管的栅极；所述第一下拉晶体管的源极连接地电源；所述第一上拉晶体管的栅极作为所述第一反相器的输入端，漏极作为所述第一反相器的输出端。7.如权利要求6所述的存储结构，其特征在于，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；所述第二上拉晶体管的源极连接电压电源，漏极连接所述第二下拉晶体管的漏极，栅极连接所述第二下拉晶体管的栅极；所述第二下拉晶体管的源极连接地电源；所述第二上拉晶体管的栅极作为所述第二反相器的输入端，漏极作为所述第二反相器的输出端。8.如权利要求7所述的存储结构，其特征在于，所述传输控制单元包括第一传输晶体
管、第二传输晶体管、第一字线和第二字线；所述第一传输晶体管的漏极连接所述第一反相器的输入端，源极连接所述位线，栅极连接第一字线；所述第二传输晶体管的漏极连接所述第二反相器的输入端，源极连接所述反位线，栅极连接第二字线；在所述第二存储节点写入所述反位线上的高电位时，所述第一字线被置于低电位；在所述第一存储节点写入所述位线上的高电位时，所述第二字线被置于低电位。9.如权利要求8所述的存储结构，其特征在于，所述第一下拉晶体管和所述第二下拉晶体管的宽长比相同，所述第一传输晶体管和所述第二传输晶体管的宽长比相同，所述第一下拉晶体管的宽长比是所述第一传输晶体管的两倍。10.如权利要求9所述的存储结构，其特征在于，所述...

【专利技术属性】
技术研发人员：方佳斌，王颖倩，张欢，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：