一种集成大型IP核的FPGA芯片的时序计算方法技术

本发明专利技术提供一种集成大型IP核的FPGA芯片的时序计算方法，该方法包括：获取所述IP模块的多个端口的端口信息，其中，IP模块的每一个端口与FPGA系统的绕线模块耦合在一起；根据获取的端口信息确定IP模块的每一个端口的绕线坐标，并将每一个端口的绕线坐标保存为数据文件；对所述多个端口中的每一个端口，根据该端口的绕线坐标计算该端口与其他逻辑资源模块相连的时延信息。有效提高了FPGA芯片的时延计算的准确度，减少误差，进而有效保证了IP与FPGA芯片集成以后的性能。FPGA芯片集成以后的性能。FPGA芯片集成以后的性能。

【技术实现步骤摘要】
一种集成大型IP核的FPGA芯片的时序计算方法


[0001]本专利技术涉及FPGA领域,尤其涉及一种集成大型IP的FPGA芯片的时序计算方法。

技术介绍

[0002]当FPGA系统中集成的IP比较大时，IP有多个端口需要和FPGA的其他逻辑单元连接。其中IP的多个端口与其他逻辑单元之间的连接是通过XBAR(绕线模块)来实现的。XBAR可以理解为FPGA内部的连线资源。由于，在现有的软件架构中，一个IP对应的坐标只有一个，取到对应的XBAR坐标也只有一个。当IP对应的XBAR只有一个时，在计算IP与FPGA其他逻辑单元的时延时，计算的结果会存在较大的误差。

技术实现思路

[0003]有鉴于此，本申请实施例提供了一种集成大型IP核的FPGA芯片的时序计算方法。有效提高了FPGA芯片的时延计算的准确度，减少误差，进而有效保证了IP核与FPGA芯片集成以后的性能。
[0004]第一方面，本申请实施例提供了一种集成大型IP核的FPGA芯片的时序计算方法，该方法应用于FPGA芯片，该FPGA芯片包括至少一个IP模块和至少一个其他逻辑资源模块，该方法包括：
[0005]针对所述至少一个IP模块中的任意一个IP模块，获取IP模块中用于与其他逻辑资源模块进行连接的多个端口的端口信息；其中，多个端口中的任意一个端口通过绕线模块与其他逻辑资源模块进行连接；
[0006]根据端口信息确定所述多个端口中的每一个端口的绕线坐标；
[0007]对多个端口中的每一个端口，根据端口的绕线坐标计算该端口与其他逻辑资源模块连接的时延信息。
[0008]可选地，该端口包括IP模块的输入端口和输出端口。
[0009]可选地，该端口的绕线坐标包括X值和Y值，同一个IP模块的多个端口中每一个端口对应的绕线坐标的X值相同。
[0010]可选地，在根据获取的端口信息确定多个端口中的每一个端口的绕线坐标以后，该方法还包括：
[0011]将多个端口中的每一个端口的绕线坐标保存为数据文件；
[0012]计算FPGA芯片的时序时，将该数据文件存储到内存中。
[0013]可选地，将数据文件存储到内存中，包括：
[0014]对同一个IP模块的多个端口，在内存中保存所多个端口中的每一个端口的端口名、每一个端口的绕线坐标的Y值。
[0015]可选地，当FPGA芯片上的任意一个连线关系中的源或者目标是IP模块的端口时，在内存中查找所述源或者目标对应的端口的绕线坐标的Y值，并根据Y值确定所述连线的时延信息；其中，任意一个连线关系包括一个源和一个目标，连线关系的方向是从源到目标。
[0016]本申请实施例提供了一种集成大型IP核的FPGA芯片的时序计算方法。在一个实施例中，当FPGA芯片上集成有大型的IP模块时，预先计算并存储IP模块中每一个端口对应的XBAR坐标。在对FPGA芯片进行时序分析时，通过预先存储的IP模块的每一个端口对应的XBAR坐标来计算IP模块中各个端口与其他模块进行连线时的时延。
附图说明
[0017]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0018]图1为一种FPGA芯片的结构示意图；
[0019]图2为FPGA芯片上的IP模块与其他逻辑单元进行连接的示意图；
[0020]图3为本专利技术申请提供的一种对FPGA芯片进行时序分析的方法的流程图。
具体实施方式
[0021]下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。
[0022]在本申请的描述中，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“东”、“南”、“西”、“北”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
[0023]图1为一种FPGA芯片的结构示意图。如图1所示，该FPGA芯片上包括一个IP模块和至少一个其他逻辑资源模块。具体地，其他逻辑资源模块可以是：可编程逻辑块(CLB)、可输入/输出单元(IOB)、时钟管理模块(DCM)、嵌入式RAM(BRAM)。
[0024]可编程逻辑块是FPGA内部的基本逻辑单元，其数量和特性会依据器件的不同而不同。大体上每个CLB由若干查找表及附加逻辑(如多路选择器、触发器、进位逻辑、算术逻辑等)组成，可用于实现组合逻辑和时序逻辑，还可以被配置为分布式RAM和分布式ROM。
[0025]可编程输入/输出单元，简称I/O单元，是FPGA芯片与外界电路的接口部分，用于完成不同电气特性下对输入/输出信号的驱动与匹配要求。
[0026]时钟管理模块主要用于实现消除时钟时延、频率的综合，时钟相位的调整的需求。可提供精确的时钟综合、且能够降低时钟抖动。
[0027]嵌入式块RAM是FPGA内部除了逻辑资源外用的最多的功能块，它以硬核的形式集成在FPGA内部，成为FPGA最主要的存储资源。
[0028]内嵌专用IP模块指由FPGA厂商提供的，预先设计好、经过严格测试和优化过的软核IP或硬核IP。如DLL、PLL、DSP或MicroBlaze处理器、Nios处理器等软核、专用乘法器、浮点运算单元、串并收发器SERDES或PowerPC、ARM等硬核。
[0029]在FPGA芯片上各个模块/单元之间互联。各个模块/单元之间进行互联是是通过FPGA芯片内部的连线资源XBAR来实现的。
[0030]在设计FPGA芯片时，通常都是以列为单位进行设计，即在将IP模块集成到FPGA芯
片上时，可以认为该IP模块在芯片的横向上只占用一个单位，而在纵向上占用多个单位。当FPGA芯片上集成的IP模块较大时，IP模块内的多个端口都需要与FPGA芯片上的其他逻辑单元进行连接。而此时IP模块的多个端口只对应一个坐标。这样会造成在对FPGA芯片进行时序分析时，获取到的IP模块与逻辑单元进行连接时的时延不准确，进而会影响芯片后续的布局性能。
[0031]图2为FPGA芯片上的IP模块与其他逻辑单元进行连接的示意图。参照图2可知，IP模块在FPGA芯片的纵向上占有多个单位。即IP模块在纵向上占有多个XBAR布线资源。如果在对PFGA芯片进行时序分析时，将IP模块考虑为只有一个位置坐标，那么即使这个位置坐标纵向上的值取IP模块在纵向上的中间值，在对FPGA芯片进行时序分析时，仍然会产生较大的误差。
[0032]图3为本专利技术申请提供的一种对FPGA芯片进行时序分析的方法的流程图。该方法主要用于当PFGA芯片上集成了大型的IP模块时。对该FPGA芯片上的IP模块与其他逻辑单元本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成大型IP核的FPGA芯片的时序计算方法，其特征在于，所述方法应用于FPGA芯片，所述FPGA芯片包括至少一个IP模块和至少一个其他逻辑资源模块，所述方法包括：针对所述至少一个IP模块中的任意一个IP模块，获取所述IP模块中用于与其他逻辑资源模块进行连接的多个端口的端口信息；其中，所述多个端口中的任意一个端口通过绕线模块与其他逻辑资源模块进行连接；根据所述端口信息确定所述多个端口中的每一个端口的绕线坐标；对所述多个端口中的每一个端口，根据所述端口的绕线坐标计算该端口与其他逻辑资源模块连接的时延信息。2.根据权利要求1所述的方法，其特征在于，所述端口包括所述IP模块的输入端口和输出端口。3.根据权利要求1所述的方法，其特征在于，所述端口的绕线坐标包括X值和Y值，同一个IP模块的多个端口中每一个端口对应的绕线坐标...

【专利技术属性】
技术研发人员：靳松，刘桂林，王海力，
申请(专利权)人：京微齐力北京科技有限公司，
类型：发明
国别省市：