半导体元件及其制造方法技术

本揭示是关于半导体元件及其制造方法。在制造半导体元件的方法中，鳍结构形成于底部鳍结构上方，其中鳍结构为交替堆叠第一半导体层及第二半导体层。具有侧壁间隔物的牺牲栅极结构形成于鳍结构上方。去除未由牺牲栅极结构覆盖的鳍结构的源极/漏极区域。横向凹陷第二半导体层。介电内部间隔物形成在经凹陷第二半导体层的横向端部。横向凹陷第一半导体层。形成源极/漏极磊晶层以接触经凹陷第一半导体层的横向端部。去除第二半导体层，从而露出通道区域中的第一半导体层。围绕第一半导体层形成栅极结构。

Semiconductor components and manufacturing methods

【技术实现步骤摘要】
半导体元件及其制造方法
本揭示是关于半导体元件及其制造方法。
技术介绍
随着半导体工业已经发展到追求更高元件密度、更高效能及更低成本的纳米技术制程节点，在诸如多栅极场效晶体管(multi-gatefieldeffecttransistor)(包括鳍式场效晶体管(finfieldeffecttransistor；FinFET)及栅极全环绕场效晶体管(gate-all-around(GAA)FET)的三维设计的发展过程中遇到了来自制造及设计问题的双重挑战。在鳍式场效晶体管中，栅电极与通道区域的三个侧表面相邻，其中栅极介电层插入其间。因为栅极结构在三个表面上围绕(包裹)鳍状物，所以晶体管基本上具有控制穿过鳍或通道区域的电流的三个栅极。不幸地是，通道的第四侧面，也就是通道的底部部分远离栅电极且并不受严密的栅极控制。相反，在栅极全环绕场效晶体管中，通道区域的全部侧表面被栅电极围绕，这允许在通道区域中更充分消耗且由于更陡的亚阈值电流摆幅(sub-thresholdcurrentswing；SS)导致更少的短通道效应及更小的漏极诱导能障下降(draininducedbarrierlowering；DIBL)。随着晶体管尺寸不断缩小至10-15nm以下的技术节点，需要进一步改进栅极全环绕场效晶体管。
技术实现思路
根据本揭露的多个实施方式，提供一种半导体元件的制造方法，包括以下步骤。形成鳍结构，其包含多个第一半导体层及多个第二半导体层交替堆叠于底部鳍结构上方。在鳍结构上方形成具有多个侧壁间隔物的牺牲栅极结构，侧壁间隔物以垂直于半导体基板的主表面的方向形成。去除未被牺牲栅极结构覆盖的鳍结构的源极/漏极区域。横向凹陷第二半导体层。在经凹陷第二半导体层的横向端部上形成多个介电内部间隔物。横向凹陷第一半导体层。形成源极/漏极磊晶层以接触经凹陷第一半导体层的横向端部。去除第二半导体层，从而露出通道区域中的第一半导体层。形成栅极结构围绕第一半导体层。根据本揭露的多个实施方式，提供一种半导体元件的制造方法，包括以下步骤。形成鳍结构，其中鳍结构包含多个第一半导体层及多个第二半导体层交替堆叠于底部鳍结构上方。在鳍结构上方形成具有多个侧壁间隔物的牺牲栅极结构，侧壁间隔物以垂直于半导体基板的主表面的方向形成。去除未由牺牲栅极结构覆盖的鳍结构的源极/漏极区域中的第二半导体层。形成介电层。在源极/漏极区域中蚀刻介电层及第一半导体层，从而在第二半导体层的横向端部形成多个介电内部间隔物。横向凹陷第一半导体层。形成源极/漏极磊晶层以接触经凹陷第一半导体层的横向端部。去除第二半导体层，从而露出通道区域中的第一半导体层。形成栅极结构围绕第一半导体层。根据本揭露的多个实施方式，提供一种半导体元件，包括垂直布置的多个半导体线，其每一者均具有通道区域；源极/漏极磊晶层，其连接至半导体线的多个端部；栅极结构，具有围绕半导体线形成的多个侧壁间隔物；以及多个介电内部间隔物，设置在栅极结构与源极/漏极磊晶层之间，其中在半导体线中的至少一者与源极/漏极磊晶层之间的介面位于侧壁间隔物中的一者之下。附图说明当结合附图阅读时，根据以下详细描述可更好地理解本揭示的实施方式。应强调，根据工业中的标准实务，各种特征未按比例绘制，并且仅用作说明目的。事实上，出于论述清晰的目的，各特征的尺寸可任意地增加或缩小。图1A、图1B、图1C及图1D根据本揭示的实施例图示栅极全环绕场效晶体管元件的各种视图；图2A、图2B、图2C及图2D根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的各种视图；图3根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图4根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图5根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图6根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图7根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图8根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图9根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图10根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图11A及图11B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图12A及图12B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图13A及图13B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图14A及图14B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图15A及图15B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图16A及图16B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图17A及图17B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图18A及图18B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图19A及图19B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图20A及图20B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图21A及图21B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图22A及图22B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图23A及图23B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图24A及图24B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图25A及图25B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图26A及图26B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图27A及图27B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图28A及图28B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图29A及图29B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；图30A及图30B根据本揭本文档来自技高网...

【技术保护点】
1.一种半导体元件的制造方法，其特征在于，包括以下步骤：/n形成一鳍结构，其包含多个第一半导体层及多个第二半导体层交替堆叠于一底部鳍结构上方；/n在该鳍结构上方形成具有多个侧壁间隔物的一牺牲栅极结构，该些侧壁间隔物以垂直于一半导体基板的一主表面的一方向形成；/n去除未被该牺牲栅极结构覆盖的该鳍结构的一源极/漏极区域；/n横向凹陷该些第二半导体层；/n在该些经凹陷第二半导体层的横向端部上形成多个介电内部间隔物；/n横向凹陷该些第一半导体层；/n形成一源极/漏极磊晶层以接触该些经凹陷第一半导体层的横向端部；/n去除该些第二半导体层，从而露出一通道区域中的该些第一半导体层；以及/n形成一栅极结构围绕该些第一半导体层。/n

【技术特征摘要】
20180731 US 62/712,868;20190426 US 16/396,4051.一种半导体元件的制造方法，其特征在于，包括以下步骤：
形成一鳍结构，其包含多个第一半导体层及多个第二半导体层交替堆叠于一底部鳍结构上方；
在该鳍结构上方形成具有多个侧壁间隔物的一牺牲栅极结构，该些侧壁间隔物以垂直于一半导体基板的一主表面的一方向形成；
去除未被该牺牲栅极结构覆盖的该鳍结构的一源极/漏极区域；
横向凹陷该些第二半导体层；
在该些经凹陷第二半导体层的横向端部上形成多个介电内部间隔物；
横向凹陷该些第一半导体层；
形成一源极/漏极磊晶层以接触该些经凹陷第一半导体层的横向端部；
去除该些第二半导体层，从而露出一通道区域中的该些第一半导体层；以及
形成一栅极结构围绕该些第一半导体层。


2.根据权利要求1所述的方法，其特征在于，在该些第一半导体层中的至少一者与该源极/漏极磊晶层之间的一介面位于该些侧壁间隔物中的一者之下。


3.根据权利要求1所述的方法，其特征在于，该些侧壁间隔物不与该些第一半导体层接触。


4.根据权利要求1所述的方法，其特征在于，该些第一半导体层由Ge或Si1-xGex组成，其中0.5≤x<1，且该些第二半导体层由Si1-yGey组成，其中0.2≤y≤0.6且x>y。


5.一种半导体元件的制造方法，其特征在于，包括以下步骤：
形成一鳍结构，其中该鳍结构包含多个第一半导体层及多个第二半导体层交替堆...

【专利技术属性】
技术研发人员：郑兆钦，江宏礼，陈自强，陈奕升，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71