半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件及其制造方法。所述半导体器件包括：半导体衬底；位于半导体衬底上方的栅叠层，所述栅叠层包括栅极导体以及夹在栅极导体和半导体衬底之间的栅极电介质；位于栅叠层的侧面上的栅极侧墙；位于半导体衬底中的源区和漏区；以及分别与源区、漏区和栅极导体电连接的第一导电通道、第二导电通道和第三导电通道，其中所述第一导电通道和第二导电通道中的每个导电通道包括与栅极侧墙相邻的第一部分和位于栅极侧墙上方的第二部分，所述第一部分的顶部与栅极侧墙的顶部齐平，并且与所述第二部分的底部接触。该半导体器件利用栅极侧墙将栅极导体与第一和第二导电通道的第一部分隔开，从而减少了栅极与源极和漏极之间短接的发生。此外，第一和第二导电通道的第一部分和第二部分可以采用不同的导电材料，从而可以减小互连电阻和/或改善导热能力。

【技术实现步骤摘要】

本专利技术属于半导体技术，具体地涉及。
技术介绍
随着半导体工艺的发展，半导体器件的特征尺寸越来越小。在芯片上器件集成密度增加，使得芯片的性能提高以及功能性增强。然而，高密度集成也产生了新的问题，例如，可靠性问题。在芯片中，由于半导体器件不同部分的导电通道之间的距离减小，越来越容易发生短接，甚至导致半导体器件失效。此外，由于导电通道的截面积减小，使得互连电阻和寄生电容也会随之增加，从而导致半导体器件的电性能劣化。因此，期望进一步改进半导体器件的设计及其制造工艺，以满足半导体器件尺寸减小(scaling-down)的需求。
技术实现思路
本专利技术的目的在于提供一种。根据本专利技术的第一方面，提供一种半导体器件，包括:半导体衬底；位于半导体衬底上方的栅叠层，所述栅叠层包括栅极导体以及夹在栅极导体和半导体衬底之间的栅极电介质；位于栅叠层的侧面上的栅极侧墙；位于半导体衬底中的源区和漏区；以及分别与源区、漏区和栅极导体电连接的第一导电通道、第二导电通道和第三导电通道，其中，所述第一导电通道和第二导电通道中的每个导电通道包括与栅极侧墙相邻的第一部分和位于栅极侧墙上方的第二部分，所述第一部分的顶部与栅极侧墙的顶部齐平，并且与所述第二部分的底部接触。优选地，在所述半导体器件中，所述第一和第二导电通道中的每个导电通道的第一部分与第二部分是对准的。优选地，所述半导体器件还包括:与栅极侧墙相邻的第一绝缘层；以及位于栅极侧墙上方的第二绝缘层，其中，所述第一和第二导电通道中的每个导电通道的第一部分位于第一绝缘层中，第二部分位于第二绝缘层中。优选地，所述半导体器件还包括位于栅极导体顶部的阻挡绝缘层，所述第三导电通道穿过阻挡绝缘层接触栅极导体。优选地，所述阻挡绝缘层的顶部与所述栅极侧墙的顶部齐平。根据本专利技术的第二方面，提供一种半导体器件的制造方法，所述方法包括:提供一半导体衬底，所述半导体衬底中包括栅极、源区和漏区；在所述半导体衬底上方形成栅叠层，所述栅叠层包括栅极导体以及夹在栅极导体和半导体衬底之间的栅极电介质；在所述栅叠层的侧面上形成栅极侧墙；在栅极侧墙两侧分别形成与源区和漏区电连接的第一导电通道和第二导电通道的各自的第一部分；在栅极侧墙上方分别形成与源区和漏区电连接的第一导电通道和第二导电通道的各自的第二部分，所述第一部分的顶部与栅极侧墙的顶部齐平，并且与所述第二部分的底部接触；在栅极导体上方形成与栅极导体电连接的第三导电通道。 优选地，在所述方法中，所述第一和第二导电通道中的每个导电通道的第一部分与第二部分是对准的。优选地，在所述方法中，在形成第一导电通道和第二导电通道的各自的第一部分的步骤之前，还包括在半导体衬底上形成第一绝缘层；以及在形成第一导电通道和第二导电通道的各自的第一部分和第二部分的步骤之间，还包括在第一绝缘层上形成第二绝缘层。优选地，所述方法还包括:在栅极导体上方形成阻挡绝缘层。优选地，在所述方法中，所述阻挡绝缘层的顶部与所述栅极侧墙的顶部齐平。该半导体器件利用栅极侧墙将栅极导体与第一的第一部分和第二导电通道的第一部分隔开，从而减少栅极与源极和漏极之间的短接。进一步地，在优选的实施例中，第二绝缘层将栅极导体与第一导电通道的第二部分隔开，并且将栅极导体与第二导电通道的第二部分隔开。因此，该半导体器件可以进一步减少甚至避免栅极与源极和漏极之间短接的发生。此外，第一和第二导电通道的第一部分和第二部分可以采用不同的导电材料。例如，至少第二部分可以采用电阻率更小和导热性更好的导电材料，例如铜。因而，本专利技术的半导体器件可以减小互连电阻和/或改善导热能力。【附图说明】图1至8是形成根据本专利技术第一实施例的半导体器件的过程中各个阶段的示意性截面图；图9至13是形成根据本专利技术第二实施例的半导体器件的过程中一部分阶段的示意性截面图；图14是根据现有技术的半导体器件的示意性截面图。【具体实施方式】以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。本专利技术可以各种形式呈现，以下将描述其中一些示例。下面将参考图1至8来描述形成根据本专利技术第一实施例的半导体器件的过程。图1示出了初始的半导体结构的截面图。在该半导体结构中已经形成了半导体器件的主要部分。该半导体器件例如为金属氧化物半导体场效应晶体管(M0SFET)，包括半导体衬底1、栅极导体2、位于栅极导体和半导体衬底之间的栅极电介质3、围绕在栅极导体周围的栅极侧墙4、以及位于半导体衬底上并且对称地分布在栅极导体两侧的源区5和漏区6。栅极导体2和栅极电介质3构成该半导体器件的栅叠层。半导体衬底1可以为任何公知的半导体材料，例如包括S1、Ge。栅极导体2可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层或者是其他导电材料。栅极电介质3可以由Si02或介电常数大于Si02的材料构成，例如包括氧化物、氮化物、氧氮化物等。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。栅极侧墙4可以由氧化硅、氮化硅或其他公知的绝缘材料组成。然后，通过已知的沉积工艺，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等，在半导体结构的表面上形成第一绝缘层7。进一步进行机械平面化(例如化学机械抛光)，以获得平整的表面。该平面化处理去除了第一绝缘层7位于栅极导体2的顶部的部分，如图2所示。第一绝缘层7例如可以由氧化硅、氮化硅或其他公知的绝缘材料组成。然后，例如，在使用掩模的情形下，通过选择性的蚀刻工艺，相对于第一绝缘层7和栅当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；位于半导体衬底上方的栅叠层，所述栅叠层包括栅极导体以及夹在栅极导体和半导体衬底之间的栅极电介质；位于栅叠层的侧面上的栅极侧墙；位于半导体衬底中的源区和漏区；以及分别与源区、漏区和栅极导体电连接的第一导电通道、第二导电通道和第三导电通道，其中，所述第一导电通道和第二导电通道中的每个导电通道包括与栅极侧墙相邻的第一部分和位于栅极侧墙上方的第二部分，所述第一部分的顶部与栅极侧墙的顶部齐平，并且与所述第二部分的底部接触。

【技术特征摘要】

【专利技术属性】
技术研发人员：李迪，
申请(专利权)人：唐棕，
类型：发明
国别省市：湖南;43