半导体器件及其制造方法技术

公开了一种半导体器件及其制造方法，其中所述半导体器件包括：第一区域，第一区域包括堆叠的多个器件单元，所述多个器件单元的相邻器件单元由层间绝缘层隔开，并且每一个器件单元包括相应的栅极导体；以及第二区域，第二区域与第一区域邻接，所述层间绝缘层和所述栅极导体从第一区域延伸至第二区域，第二区域包括分别将栅极导体与导线相连接的导电通道，其中，所述第二区域还包括用于支撑所述层间绝缘层和所述栅极导体的支撑柱。该支撑柱在制造工艺中为悬空层提供了机械支撑，并且在最终的器件中还用于支撑栅极导体，从而提高了半导体器件的良率和可靠性。

【技术实现步骤摘要】

本专利技术涉及半导体技术，更具体地，涉及三维结构的。
技术介绍
近年来，由于可以成倍地提高集成度、减小芯片占用面积以及降低成本，三维结构的半导体器件引起了广泛的关注。尤其是在存储器领域，半导体制造エ艺的进步导致半导体器件的特征尺寸越来越小，结果，通过改进半导体制造エ艺提高存储密度越来越困难。三维结构的存储器成为提高存储密度的关键。可以将平面半导体器件堆叠成多个层面，在相邻的层面之间设置绝缘层和提供互连来实现简单的三维结构。这种三维存储器的存储密度可以与层面数目成比例地提高。或者，可以进ー步将存储单元自身也从平面器件改变为垂直器件，这减小了每个存储单元的芯片占用面积，从而进一步提闻存储器的存储密度。NAND和NOR是目前市场上两种主要的非易失性闪存技木。闪存的写入操作只能在空或已擦除的単元内进行。NAND闪存执行擦除操作简单，而NOR闪存则要求在进行擦除前先要将目标块内所有的位都写为O。NAND结构可以实现更小的存储单元，从而达到更高的存储密度。已经公开了三维结构的NAND闪存和NOR闪存。应当注意，在三维结构的存储器中，在存储单元阵列周边还设置有接触区域，用于提供垂直互连和引出字线等。接触区域的结构比存储单元阵列区域复杂，其中包括通道孔和层间电介质等。结果，接触区域可能引入附加的杂质、以及电和机械缺陷，导致存储单元阵列不能正常操作。仍然期望进ー步提高三维结构的半导体器件的可靠性。
技术实现思路
本专利技术的目的是提供ー种高可靠性的三维。根据本专利技术的一方面，提供一种半导体器件，包括:第一区域，第一区域包括堆叠的多个器件単元，所述多个器件単元的相邻器件単元由层间绝缘层隔开，并且每ー个器件単元包括相应的栅极导体；以及第二区域，第二区域与第一区域邻接，所述层间绝缘层和所述栅极导体从第一区域延伸至第二区域，第二区域包括分别将栅极导体与导线相连接的导电通道，其中，所述第二区域还包括用于支撑所述层间绝缘层和所述栅极导体的支撑柱。优选地，所述多个器件単元包括公共的垂直沟道。进ー步优选地，所述多个器件单元还包括公共的芯部绝缘层，并且所述垂直沟道围绕所述芯部绝缘层。[0011 ] 优选地，所述支撑柱包括所述垂直沟道和所述芯部绝缘层。优选地，所述支撑柱由非晶硅和多晶硅中的ー种组成。进ー步优选地，所述半导体器件还包括半导体衬底，其中所述支撑柱由多晶硅组成，所述支撑柱的底部和半导体衬底属于同一晶畴。优选地，所述支撑柱中相邻的支撑柱之间的距离小于层间绝缘层厚度的100倍。优选地，当所述层间绝缘层130厚度小于50纳米时，所述支撑柱中相邻的支撑柱之间的距离小于或等于5微米。优选地，所述半导体器件包括半导体衬底，并且所述支撑柱至少部分地嵌入所述半导体衬底中。优选地，所述多个器件単元分成堆叠的多个层面，每个层面的多个器件单元按行和列排列，并且位于同一列的器件単元包括公共的栅极导体，而相邻列的器件単元的栅极导体之间由另ー个绝缘层隔开。优选地，在第二区域，所述多个器件単元的栅极导体呈台阶状，每个层面的栅极导体形成ー级台阶。优选地，所述半导体器件是NAND存储器，并且所述多个器件単元中的至少ー些器件単元形成实际的存储单元串，所述多个器件単元中的至少另外一些器件単元形成假存储単元串，所述支撑柱是假存储单元串。根据本专利技术的另一方面，提供一种制造半导体器件的方法，所述半导体器件包括第一区域和第二区域，第一区域包括堆叠的多个器件単元，第二区域包括用于外部接触的导电通道，所述方法包括:形成多个牺牲层和多个层间绝缘层交替堆叠的叠层；形成穿过所述叠层中的各个层的开ロ ；在第一区域的开口内形成垂直沟道；在第二区域的开口内形成支撑柱；去除所述多个牺牲层，使得所述多个层间绝缘层悬空，并且由所述垂直沟道和所述支撑柱支撑，在相邻的层间绝缘层之间，暴露所述垂直沟道的一部分表面；在所述垂直沟道的所述一部分表面上形成中间电介质层；以及在相邻的层间绝缘层之间形成栅极导体，所述栅极导体与所述垂直沟道之间由所述中间电介质层隔开。[0021 ] 优选地，所述垂直沟道是所述第一区域的开ロ内的共形层，所述方法还包括:在所述第一区域的开ロ内的剰余空间内形成芯部绝缘层。优选地，所述支撑柱与所述垂直沟道同时形成，并且具有相同的结构和材料。优选地，所述支撑柱与所述垂直沟道独立地形成，并且具有相同或不同的结构和/或材料。优选地，在形成所述栅极导体之后还包括:进行多次蚀刻，从而在第二区域中向下逐层暴露各个层面的栅极导体。优选地，在所述多次蚀刻的每一次蚀刻中，完全遮挡上层的所有栅极导体，并且暴露紧邻下一层面的栅极导体的一部分。根据本专利技术的制造半导体器件的方法，支撑柱在制造エ艺中为悬空层提供了足够的机械支撑，从而提高了半导体器件的良率。根据本专利技术的半导体器件器件，支撑柱在最終的半导体器件中用于支撑栅极导体，从而提高了半导体器件的可靠性。【附图说明】通过以下參照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中:图1a和Ib分别示出了根据本专利技术的一个实施例的半导体器件的透视图和俯视图；图2-11分别示出了根据本专利技术的一个实施例的制造半导体器件的方法的各个阶段的截面图，其中图2a_lla示出沿ー个方向的垂直截面图，图2b_llb示出沿另ー个方向的垂直截面图，图9c不出与图9b相同方向的ー个变型的垂直截面图。图12示出了根据本专利技术的另ー个实施例的制造半导体器件的方法的一部分阶段的截面图，其中图12a示出沿ー个方向的垂直截面图，图12b示出沿另ー个方向的垂直截面图。图13示出了根据本专利技术的一个实施例的半导体器件的接触区中的支撑柱布局的俯视图；以及图14示出了根据本专利技术的另ー个实施例的半导体器件的接触区中的支撑柱布局的俯视图。【具体实施方式】 以下将參照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将ー层、ー个区域称为位于另ー层、另ー个区域“上面”或“上方”时，可以指直接位于另ー层、另ー个区域上面，或者在其与另ー层、另ー个区域之间还包含其它的层或区域。并且，如果将器件翻转，该ー层、ー个区域将位于另ー层、另ー个区域“下面”或“下方”。如果为了描述直接位于另ー层、另ー个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括II1-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如S1、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN本文档来自技高网...

【技术保护点】
一种半导体器件，包括:第一区域，第一区域包括堆叠的多个器件单元，所述多个器件单元的相邻器件单元由层间绝缘层隔开，并且每一个器件单元包括相应的栅极导体；以及第二区域，第二区域与第一区域邻接，所述层间绝缘层和所述栅极导体从第一区域延伸至第二区域，第二区域包括分别将栅极导体与导线相连接的导电通道，其中，所述第二区域还包括用于支撑所述层间绝缘层和所述栅极导体的支撑柱。

【技术特征摘要】
1.一种半导体器件,包括: 第一区域，第一区域包括堆叠的多个器件単元，所述多个器件単元的相邻器件単元由层间绝缘层隔开，并且每ー个器件単元包括相应的栅极导体；以及 第二区域，第二区域与第一区域邻接，所述层间绝缘层和所述栅极导体从第一区域延伸至第二区域，第二区域包括分别将栅极导体与导线相连接的导电通道， 其中，所述第二区域还包括用于支撑所述层间绝缘层和所述栅极导体的支撑柱。2.根据权利要求1所述的半导体器件，其中所述多个器件単元包括公共的垂直沟道和公共的芯部绝缘层，并且所述垂直沟道围绕所述芯部绝缘层。3.根据权利要求2所述的半导体器件，其中所述支撑柱包括所述垂直沟道和所述芯部绝缘层。4.根据权利要求1所述的半导体器件，其中所述支撑柱由非晶硅和多晶硅中的ー种组成。5.根据权利要求1所述的半导体器件，其中所述支撑柱中相邻的支撑柱之间的距离小于层间绝缘层厚度的100倍。6.根据权利要求2所述的半导体器件，其中所述半导体器件是NAND存储器，并且所述多个器件単元中的至少ー些器件単元形成实际的存储单元串，所述多个器件単元中的至少...

【专利技术属性】
技术研发人员：李迪，
申请(专利权)人：唐棕，
类型：发明
国别省市：