半导体存储器器件及其制造方法技术

提供了一种半导体存储器器件及其制造方法。所述器件包括：半导体衬底，其中交替限定了有源区和隔离区，且在与所述有源区和所述隔离区相交的方向上限定了支持区；第一沟槽，形成在所述隔离区中；第二沟槽，形成在所述有源区和所述隔离区中的第一沟槽之下；以及支持层，形成在所述支持区中的第一沟槽之下。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2012年8月16日向韩国知识产权局提交的申请号为10-2012-0089578的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例实施例涉及一种。更具体而言，本专利技术的示例性实施例涉及一种半导体存储器器件的隔离区。
技术介绍
半导体存储器器件可以包括多个有源区和多个隔离区。存储器单元或晶体管可以形成在半导体衬底的有源区之上，而被配置成将有源区彼此电隔离的沟槽可以形成在半导体衬底的隔离区中。可以利用绝缘材料来填充沟槽，或者可以在沟槽内形成气隙。同时，随着半导体存储器器件的集成度的增加，有源区和隔离区的宽度和节距趋于减少。因而，即使在半导体衬底的隔离区中形成了沟槽，在有源区之间也可能出现漏电流。例如，在NAND快闪存储器器件中，多个存储器单元可以连接到每个字线，通过器件隔离区限定的隔离层可以形成在形成了存储器单元的半导体衬底的有源区之间。在编程操作中，待编程的存储器单元和不要编程的存储器单元可以连接到被供给了编程电压的选中的字线。由于编程允许电压(例如，约0V)被供给到每个待编程存储器单元的沟道，由于沟道和字线之间的电压差电子可以从沟道隧穿至浮栅，使得相应的存储器单元被编程。相反，通过将编程禁止电压(例如，电源电压)供给到每个不要编程的存储器单元的沟道，沟道的电势可以由于沟道升压而变得高于编程禁止电压。由此，由于沟道和字线之间的电势差变得非常低，电子没有隧穿至相应存储器单元的浮栅。然而，当形成了不要编程的存储器单元的有源区和形成了待编程的存储器单元的有源区之间出现漏电流时，可以减少形成了不要编程的存储器单元的有源区的沟道电势。结果，在沟道和字线之间的电势差增加，使得不要编程的存储器单元也被编程。执行不期望的操作可以被称作干扰。具体而言，在单个存储器单元可以被编程为多个状态的多电平单元中，由于在不同状态中的阈值电压分布之间的电压差非常小，所以当出现干扰时可靠性迅速下降。
技术实现思路
本专利技术的示例性实施例涉及一种，其可以防止被隔离区隔离的有源区之间的漏电流。本专利技术一个方面的实施例提供一种半导体存储器器件，包括:半导体衬底，其中交替限定了有源区和隔离区，且在与所述有源区和所述隔离区相交的方向上限定了支持区；第一沟槽，形成在所述隔离区中；第二沟槽，形成在所述有源区和所述隔离区中的第一沟槽之下；以及支持层，形成在所述支持区中的第一沟槽之下。本专利技术另一个方面的实施例提供一种制造半导体存储器器件的方法，所述方法包括:通过将离子注入到半导体衬底中来形成沟道区，在所述半导体衬底中限定了有源区和隔离区，且在与所述有源区和所述隔离区相交的方向上限定了支持区；在所述隔离区中形成第一沟槽；以及，在不包括所述支持区的所述有源区和所述隔离区中的第一沟槽下形成第二沟槽。【附图说明】通过参考附图详细描述示例性实施例，本专利技术的上述和其他特点和优势对本领域技术人员而言将变得更加明显，其中:图1是示出半导体衬底中的出现的漏电流的透视图；图2A至2J是示出制造根据本专利技术第一示例性实施例的半导体存储器器件的方法的透视图；图3A是根据本专利技术第一示例性实施例的半导体存储器器件的横截面视图；图3B是根据本专利技术第二示例性实施例的半导体存储器器件的横截面视图；以及图3C是根据本专利技术第三示例性实施例的半导体存储器器件的横截面视图。【具体实施方式】此后将参考附图更详细描述本专利技术，在附图中示出了本专利技术的示例性实施例。然而，本专利技术可以以其他形式实施，且不应被解释为限于这里描述的实施例。相反，提供这些示例性实施例使得本公开内容是透彻的并且可以完全、充分地将本专利技术的范围提供给本领域技术人员。应易于理解到，在本公开中的“上”和“之上”的意义应该被解释为最广的方式，使得“上”不仅表示直接在某物上而且还包括存在中间特征物或层而在某物上的情况，而“之上”不仅表示直接在某物之上而且还包括不存在中间特征物或层而在某物之上的情况(即，直接在某物上)。在本说明书中，“连接”表示一个部件直接耦接到另一个部件。另夕卜，除非在句子中有明确提及，单数形式也可以包括复数形式。图1是示出半导体衬底中的出现的漏电流的透视图。参见图1，在NAND快闪存储器器件中，掺杂沟道区CH可以形成在限定了有源区ACT的半导体衬底110中，而隔离沟槽TC可以形成限定了隔离区ISO的半导体衬底110中。沟槽TC可以被形成为具有比沟道区CH更深的深度，使得形成在不同有源区ACT中的沟道区CH可以彼此电隔离。如果有源区ACT和隔离区ISO设置在一个方向上，则漏极选择区DSL、字线区WL和源极选择区SSL可以被限定在半导体衬底110上并被布置在与所述一个方向交叉的方向上。尽管图1中没有示出，但是漏极选择晶体管可以形成在半导体衬底101的漏极选择区DSL上，多个字线可以形成在半导体衬底110的字线区WL上，且源极选择晶体管可以形成在半导体衬底110的源极选择区SSL上。在每个漏极选择区DSL中的沟道区CH可以通过沟槽CT而彼此隔离，字线区WL的沟道区CH可以通过沟槽TC而彼此隔离，且源极选择区SSL的沟道区CH可以通过沟槽TC而彼此隔离。然而，由于在半导体衬底110附近的沟槽TC的下部通过半导体衬底110电连接到沟道区CH的下部，在半导体存储器器件的操作期间电子EL可以通过设置在相邻沟道区CH之下的半导体衬底110来输运，由此造成了漏电流。因而，在本专利技术的示例性实施例中，为了切断可能出现漏电流的电子EL的输运路径，可以在沟槽TC之下进一步形成灯泡形沟槽。具体来说，可以通过重叠灯泡形沟槽来防止沟道区CH之下的电子EL的输运。现在将描述具体制造方法和结构。图2A至2J是示出制造根据本专利技术第一示例性实施例的半导体存储器器件的方法的透视图。参见图2A，可以使用离子注入将沟道区CH形成在半导体衬底210中。第一硬掩模212可以形成在具有沟道区CH的半导体衬底210上。具体而言，第一硬掩模图案212可以形成在半导体衬底210的有源区ACT上，以形成半导体衬底210的隔离区ISO中的第一沟槽。即，第一硬掩模图案212可以包括被配置成暴露半导体衬底210的隔离区ISO的图案。可以通过使用氧化物层、氮化物层或导电层、或者通过层叠其中的至少两层来形成第一硬掩模图案212。参见图2B，可以使用第一刻蚀工艺在隔离区ISO中形成第一沟槽Tl。可以使用干法刻蚀工艺来执行第一刻蚀工艺。为了形成基本与半导体衬底210垂直的第一沟槽Tl，可以使用各向异性干法刻蚀工艺来执行第一刻蚀工艺。另外，可以执行第一刻蚀工艺，使得第一沟槽Tl具有比沟道区CH的深度更大的深度Hl。参见图2C，可以沿着具有第一沟槽Tl的整个结构的表面形成第二硬掩模层214。可以通过使用氧化物层、氮化物层或导电层、或者通过层叠其中的至少两层来形成第二硬掩模层214。参见图2D，在具有第二硬掩模层214的整个结构中，第三硬掩模图案216可以形成在被限定成支持半导体衬底210的沟道区CH的支持区SP中。具体来说，第三硬掩模图案216可以形成在支持区SP与隔离区ISO重叠的部分区域中。第三硬掩模图案216可以由与第二硬掩模层214具有不同的刻蚀选择性的材料形成。在第三硬掩模图案216形成在支持区SP中的第二硬掩模层214上之后，可以使本文档来自技高网...

【技术保护点】
一种半导体存储器器件，包括：半导体衬底，其中交替限定了有源区和隔离区，且在与所述有源区和所述隔离区相交的方向上限定了支持区；第一沟槽，形成在所述隔离区中；第二沟槽，形成在所述有源区和所述隔离区中的第一沟槽之下；以及支持层，形成在所述支持区中的第一沟槽之下。

【技术特征摘要】
2012.08.16 KR 10-2012-00895781.一种半导体存储器器件，包括: 半导体衬底，其中交替限定了有源区和隔离区，且在与所述有源区和所述隔离区相交的方向上限定了支持区； 第一沟槽，形成在所述隔离区中； 第二沟槽，形成在所述有源区和所述隔离区中的第一沟槽之下；以及 支持层，形成在所述支持区中的第一沟槽之下。2.如权利要求1所述的半导体存储器器件，其中，所述支持层由所述半导体衬底形成。3.如权利要求1所述的半导体存储器器件，其中，所述支持层在与所述有源区和所述隔离区交叉的方向上隔开所述第二沟槽。4.如权利要求1所述的半导体存储器器件，其中，所述第二沟槽形成为灯泡形。5.如权利要求1所述的半导体存储器器件，还包括:通过对所述第一沟槽之间的半导体衬底注入离子而形成的沟道区。6.如权利要求5所述的半导体存储器器件，其中，所述沟道区具有比所述第一沟槽小的深度。7.如权利要求1所述的半导体存储器器件，还包括形成在半导体衬底上的漏极选择线、字线和源极选择线。8.如权利要求7所述的半导体存储器器件，其中，所述支持层被限定在形成所述字线的区域中、或被限定在形成所述源极选择线的区域中，或被分别限定在形成所述字线的区域中和形成所述源极选择线的区域中。9.一种制造半导体存储器器件的方法，所述方法包括: 通过将离子注入到半导体衬底中来形成沟道区，在所述半导体衬底中限定了有源区和隔离区，且在与所述有源区和所述隔离区相交的方向上限定了支持区； 在所述隔离区中形成第一沟槽；以及 除了所述支持区以外在所述有源区和所述隔离区中的第一沟槽下形成第二沟槽。10.如权利要求9所述的方法，其中，形成所述第一沟槽包括: 形成被设置在形成了所述沟道区的半导体衬底之上的第一硬掩模图案，所述第一硬掩模图案暴露半导...

【专利技术属性】
技术研发人员：李闰敬，安正烈，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：