半导体器件及其制造方法技术

在半导体鳍和栅极堆叠件上形成蚀刻停止层。利用前体材料的一系列脉冲形成蚀刻停止层。第一脉冲将第一前体材料引入半导体鳍和栅极堆叠件。第二脉冲引入第二前体材料，该第二前体材料转变成等离子体，然后在各向异性沉积工艺中导向半导体鳍和栅极堆叠件。因此，沿着底面的蚀刻停止层的厚度大于沿着侧壁的蚀刻停止层的厚度。本发明专利技术的实施例还涉及半导体器件及其制造方法。

Semiconductor devices and manufacturing methods

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术的实施例涉及半导体器件及其制造方法。
技术介绍
半导体器件用于各种电子应用，例如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上顺序沉积绝缘或介电层、导电层和半导体材料层，并使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。半导体工业通过不断减小最小部件尺寸不断改善各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。但是，随着最小部件尺寸的减小，出现了应该解决的其他问题。
技术实现思路
本专利技术的实施例提供了一种制造半导体器件的方法，包括：在半导体鳍上形成与栅极堆叠件相邻的间隔件；在所述栅极堆叠件上并且与所述间隔件相邻地沉积蚀刻停止层，沉积所述蚀刻停止层包括：在所述栅极堆叠件上脉冲第一前体，所述第一前体是非等离子体；和在脉冲所述第一前体之后，在所述栅极堆叠件上脉冲第二前体，所述第二前体是朝向所述半导体鳍偏置的等离子体，所述蚀刻停止层具有与所述间隔件相邻的第一厚度以及位于所述栅极堆叠件上的与所述第一厚度不同的第二厚度。本专利技术的另一实施例提供了一种制造半导体器件的方法，所述方法包括：在半导体鳍上形成第一栅极堆叠件和第二栅极堆叠件；形成与所述第一栅极堆叠件相邻的第一间隔件和与所述第二栅极堆叠件相邻的第二间隔件；脉冲第一前体以在自限反应中反应，以在所述第一栅极堆叠件的表面和所述第一间隔件的表面上形成第一反应产物；各向异性地将第一等离子体脉冲向所述第一反应产物，以形成第一材料的第一单层；重复脉冲所述第一前体并且各向异性地脉冲所述第一等离子体以形成所述第一材料的蚀刻停止层，所述蚀刻停止层具有与所述第一间隔件相邻的第一厚度和所述第一栅极堆叠件上的不同于所述第一厚度的第二厚度；以及蚀刻所述蚀刻停止层以形成与所述第一间隔件相邻的第二间隔件。本专利技术的又一实施例提供了一种制造半导体器件的方法，所述方法包括：将位于衬底上的半导体鳍上并且与栅极堆叠件相邻的第一间隔件放置到沉积室中；执行第一步骤，所述第一步骤包括将二碘硅烷脉冲进入所述沉积室；在所述第一步骤之后净化所述沉积室；执行第二步骤，所述第二步骤包括：将氮气脉冲进入所述沉积室；将所述氮气点燃成等离子体；和使用定向偏压将所述等离子体导向所述衬底；以及重复所述第一步骤和所述第二步骤以构建氮化硅层。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1B示出了根据一些实施例的形成在半导体鳍上方的栅极堆叠件。图2A至图2C示出了根据一些实施例的沉积工艺中的第一步骤。图3示出了根据一些实施例的沉积工艺中的第二步骤。图4A至图4B示出了根据一些实施例的使用沉积工艺形成蚀刻停止层。图5示出了根据一些实施例的介电层的沉积。图6示出了根据一些实施例的平坦化工艺。图7示出了根据一些实施例的硬掩模的沉积。图8示出了根据一些实施例的硬掩模的图案化。图9示出了根据一些实施例的介电层的沉积。图10示出了根据一些实施例的介电层的平坦化。图11示出了根据一些实施例的栅极堆叠件的去除。图12示出了根据一些实施例的替换栅极。图13示出了根据一些实施例的介电材料的去除。图14示出了根据一些实施例的蚀刻停止层的图案化。图15示出了根据一些实施例的接触件的形成。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。现在参考图1A和图1B(图1B示出穿过图1A中的线B-B'的图1A的截面图)，示出了诸如finFET器件的半导体器件100的立体图。在实施例中，半导体器件100包括衬底101，衬底101中形成有第一沟槽103。衬底101可以是硅衬底，但是也可以使用其他衬底，例如绝缘体上半导体(SOI)、应变SOI和绝缘体上硅锗。衬底101可以是p型半导体，但是在其他实施例中，它可以是n型半导体。可以在最终形成第一隔离区105的初始步骤中形成第一沟槽103。可以使用掩模层(图1A中未单独示出)以及合适的蚀刻工艺来形成第一沟槽103。例如，掩模层可以是包括通过诸如化学气相沉积(CVD)的工艺形成的氮化硅的硬掩模，但是可以使用其他材料(例如氧化物、氮氧化物、碳化硅、这些的组合等)以及其他工艺(例如，等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)或甚至氧化物形成以及随后的氮化)。一旦形成，可以通过合适的光刻工艺图案化掩模层，以暴露将被去除的衬底101的那些部分以形成第一沟槽103。然而，如本领域技术人员将认识到的，上述用于形成掩模层的工艺和材料不是可用于保护衬底101的部分同时暴露衬底101的其他部分(用于形成第一沟槽103)的唯一方法。可以利用任何合适的工艺，例如图案化和显影的光刻胶，以暴露要去除的衬底101的部分，以形成第一沟槽103。所有这些方法完全旨在包括在本实施例的范围内。一旦形成并图案化掩模层，就在衬底101中形成第一沟槽103。可以通过诸如反应离子蚀刻(RIE)的合适工艺去除暴露的衬底101，以便在衬底101中形成第一沟槽103，但是可以使用任何合适的工艺。在实施例中，第一沟槽103可以形成为具有距衬底101的表面小于约5000埃的第一深度，例如约2500埃。然而，如本领域普通技术人员将认识到的，上述形成第一沟槽103的工艺仅仅是一个潜在的工艺，并不意味着是唯一的实施例。而是，可以使用可以形成第一沟槽103的任何合适的工艺，并且可以使用任何合适的工艺，包括任何数量的掩蔽和去除步骤。除了形成第一沟槽103之外，掩蔽和蚀刻工艺还由衬底101的那些未被去除的部分形成鳍107。为方便起见，在图中已经通过虚线将鳍107示出为与衬底101分离，但是可以存在或不存在分离的物理指示。如下所述，可以使用这些鳍107来形成多栅极Fin本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，包括：/n在半导体鳍上形成与栅极堆叠件相邻的间隔件；/n在所述栅极堆叠件上并且与所述间隔件相邻地沉积蚀刻停止层，沉积所述蚀刻停止层包括：/n在所述栅极堆叠件上脉冲第一前体，所述第一前体是非等离子体；和/n在脉冲所述第一前体之后，在所述栅极堆叠件上脉冲第二前体，所述第二前体是朝向所述半导体鳍偏置的等离子体，所述蚀刻停止层具有与所述间隔件相邻的第一厚度以及位于所述栅极堆叠件上的与所述第一厚度不同的第二厚度。/n

【技术特征摘要】
20180731 US 62/712,885;20181207 US 16/213,1401.一种制造半导体器件的方法，包括：
在半导体鳍上形成与栅极堆叠件相邻的间隔件；
在所述栅极堆叠件上并且与所述间隔件相邻地沉积蚀刻停止层，沉积所述蚀刻停止层包括：
在所述栅极堆叠件上脉冲第一前体，所述第一前体是非等离子体；和
在脉冲所述第一前体之后，在所述栅极堆叠件上脉冲第二前体，所述第二前体是朝向所述半导体鳍偏置的等离子体，所述蚀刻停止层具有与所述间隔件相邻的第一厚度以及位于所述栅极堆叠件上的与所述第一厚度不同的第二厚度。


2.根据权利要求1所述的方法，其中，沉积所述蚀刻停止层包括在所述半导体鳍上沉积所述蚀刻停止层。


3.根据权利要求1所述的方法，其中，通过第一电极和第二电极形成的偏压来执行沉积所述蚀刻停止层，所述第一电极的功率设置为0W和1500W之间。


4.根据权利要求3所述的方法，其中，所述第二电极的功率设置为300W和500W之间。


5.根据权利要求1所述的方法，还包括在所述半导体鳍上点燃所述等离子体。


6.根据权利要求1所述的方法，其中，所述第一前体是二碘硅烷，并且所述第二前体是氮气。


7.根据权利要求1所述的方法，包括蚀刻所...

【专利技术属性】
技术研发人员：李隽毅，柯宏宪，柯忠廷，林嘉慧，李志鸿，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71