制作集成电路的方法技术

此处提供半导体装置、集成电路、与其形成方法。在一实施例中，制作集成电路的方法包括：形成钝化层于第一接点结构上；形成第二接点结构于钝化层上并穿过钝化层，以电性连接至第一接点结构；以及形成多层钝化结构于第二接点结构与钝化层上。形成多层钝化结构的步骤包括沉积第一氮化物层、沉积氧化物层于第一氮化物层上、以及沉积第二氮化物层于氧化物层上。

The method of making integrated circuit

【技术实现步骤摘要】
制作集成电路的方法
本专利技术实施例关于半导体装置，更特别关于其多层钝化结构。
技术介绍
半导体集成电路产业已经历快速成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。然而这些进展亦增加制造与处理集成电路的复杂性。为实现这些进展，制造与处理集成电路的方法亦需类似进展。在集成电路演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作制程所能产生的最小构件)缩小而增加。举例来说，集成电路形成于半导体基板上。每一集成电路芯片更贴合(如接合)至电路板，比如电子产品中的印刷电路板。在现有技术中，芯片的多种接合垫经由打线接合连接至电路板。在进阶技术中，翻转电路芯片并将电路芯片直接接合至电路板以降低成本。在此技术中，导电金属线路的重布线层形成于芯片上，以自芯片的边缘至中心重新布线接合连接。钝化物层耦接至重布线层，以保护半导体表面免于电性与化学污染。然而一些钝化层易于产生应力与裂缝，且可能导致潜在的空洞于相邻的金属接点之间。虽然现有钝化层与其制作方法一般适用于其发展目的，但无法完全适用于任何方面。
技术实现思路
本专利技术一实施例提供的制作集成电路的方法，包括：形成钝化层于第一接点结构上，且钝化层包括介电层；形成第二接点结构于钝化层上并穿过钝化层，且第二接点结构电性连接至第一接点结构；以及形成多层钝化结构于第二接点结构与钝化层上，其中形成多层钝化结构的步骤包括沉积第一氮化物层、沉积氧化物层于第一氮化物层上、以及沉积第二氮化物层于氧化物层上。本专利技术一实施例提供的半导体装置，包括：下侧接点结构，位于基板上；介电层，位于下侧接点结构上；上侧接点结构，位于介电层上并穿过介电层，且上侧接点结构电性连接至下侧接点结构；以及钝化结构，位于第二接点结构与介电层上，其中钝化结构包括第一氮化物层、第二氮化物层、与位于第一氮化物层与第二氮化物层之间的氧化物层。本专利技术一实施例提供的方法，包括：形成顶金属接点于半导体基板上；沉积第一介电层于顶金属接点上；形成金属-绝缘层-金属结构于第一介电层上；沉积第二介电层于金属-绝缘层-金属结构上；形成金属通孔，其电性耦接至金属-绝缘层-金属结构及顶金属接点；形成钝化结构于金属接点及第二介电层上，其形成钝化结构的步骤包括：沉积第一氮化物层于金属通孔与第二介电层上；沉积氧化物层于第一氮化物层上；以及沉积第二氮化物层于氧化物层上；以及形成接合垫，其电性耦接至金属通孔。附图说明图1是本专利技术实施例中，制作半导体装置所用的方法的流程图。图2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L、2M、2N、2O、2P、2Q、2R、2S、2T、与2U是本专利技术实施例中，半导体装置于多种制作阶段的剖视图。其中，附图标记说明如下：A1、A2角度Pc间隙距离T锥形剖面Tc厚度W墙部10方法12、14、16、18、20、22、24、26、28、30、32步骤100半导体装置102基板110内连线层120碳化物层130、150、184氧化物层140蚀刻停止层152氮氧化硅层153、154、155、175、176、177接点结构156、182、186氮化物层158、164、167、168介电层160金属-绝缘层-金属结构162电容底金属层166电容中间金属层169电容顶金属层170、180多层钝化结构171、172、173开口178阻障层188材料层190接合垫192凸块下金属层194凸块层196焊料层198裂缝具体实施方式可以理解的是，下述内容提供的不同实施例或实例可实施本专利技术的不同结构。下述特定构件与排列的实施例是用以简化本
技术实现思路
而非局限本专利技术。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本专利技术实施例的结构形成于另一结构上、连接至另一结构、及/或耦接至另一结构中，结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间(即结构未接触另一结构)。此外，本专利技术的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。此外，可由不同比例任意示出多种结构使附图简化清楚。此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，除非特别说明否则其包含所述数值的+/-10％。举例来说，用语“约5nm”包含的尺寸范围介于4.5nm至5.5nm之间。在许多集成电路芯片上形成导电金属线路的重布线层，以自芯片的边缘至中心重新布线接合连接。钝化层耦接至重布线层，以保护半导体表面免于电性与化学污染。然而一些钝化层采用阻障材料所组成的单一层，其易产生应力与裂缝。本专利技术实施例提供多层钝化结构与其形成方法，以解决上述问题。在一些实施例中，钝化结构并非具有单一钝化层，而是具有至少三层，比如包括两个氮化硅层与一个夹设于氮化硅层之间的氧化物层。在一例中，形成三层钝化结构于重布线层上的方法，可包括经由化学气相沉积或物理气相沉积法沉积第一氮化硅层、经由高密度等离子体沉积法沉积氧化物层于第一氮化硅层上、以及经由化学气相沉积或物理气相沉积法沉积第二氮化硅层于氧化物层上。由于氧化物层比氮化硅较不硬脆，三层的钝化结构较不易造成裂缝与应力。如此一来，最终的半导体装置具有较佳可信度及/或较高效能。本专利技术多种实施例将搭配附图详述如下。图1是本专利技术实施例中，制作半导体装置100所用的方法10的流程图。方法10仅用以举例，而非局限本专利技术实施例至方法10中实际说明的内容。在方法10之前、之中、与之后可进行额外步骤，且方法的其他实施例可置换、省略、或调换一些所述步骤。此处不详述所有步骤以简化说明。方法10搭配图2A至2U说明如下，其为本专利技术实施例的半导体装置100在不同制作阶段的部分剖视图。在方法10一开始的步骤12中(图1)，提供的半导体装置(或半导体结构)100已具有多种层状物形成其上。如图2A所示，半导体装置100一开始包含基板102，其组成可为硅或其他半导体材料如锗。基板102亦可包含半导体化合物如碳化硅、砷化镓、砷化铟、或磷化铟。在一些实施例中，基板102可包括半导体合金如硅锗、碳化硅锗、磷砷化镓、或磷化镓铟。在一些实施例中，基板102可包括外延层，比如基体半导体上的外延层。多种微电子构件可形成于基板102之中或之上，且微电子构件可为包括源极/漏极及/或栅极的晶体本文档来自技高网...

【技术保护点】
1.一种制作集成电路的方法，包括：/n形成一钝化层于一第一接点结构上，且该钝化层包括一介电层；/n形成一第二接点结构于该钝化层上并穿过该钝化层，且该第二接点结构电性连接至该第一接点结构；以及/n形成一多层钝化结构于该第二接点结构与该钝化层上，其中形成该多层钝化结构的步骤包括沉积一第一氮化物层、沉积一氧化物层于该第一氮化物层上、以及沉积一第二氮化物层于该氧化物层上。/n

【技术特征摘要】
20180629 US 62/691,683;20190426 US 16/395,4351.一种制作集成电路的方法，包括：
形成一钝化层于一第一接点结构上，且该钝化层包括一介电层；...

【专利技术属性】
技术研发人员：黄致凡，陈蕙祺，张国钦，陈殿豪，陈燕铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71