半导体结构及测试系统技术方案

本申请公开了一种半导体结构及测试系统。该半导体结构包括：衬底；掺杂层，形成于所述衬底的第一表面；以及多个沟槽，每个所述沟槽贯穿所述掺杂层并延伸至所述衬底内，其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，每个所述第二沟槽用于形成相应的所述半导体器件的栅极，每个所述第一沟槽在所述掺杂层中限定并隔离出具有闭环边界的所述测试区。该半导体结构在形成半导体器件的同时形成测试区，测试区中包括掺杂层以及贯穿掺杂层的第一沟槽，使得掺杂层具有明确的边界，便于对半导体器件的体区电阻等关键参数进行更为准确的表征，从而提高产品的良率和可靠性。

Semiconductor Structure and Testing System

【技术实现步骤摘要】
半导体结构及测试系统
本技术涉及半导体制造
，更具体地，涉及一种半导体结构及测试系统。
技术介绍
金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,MOSFET)是一种电压控制元件，简称MOS管。MOS管适用于只允许从信号源获取较少电流的情况；而在信号电压较低，又允许从信号源获取较多电流的条件下，应选用双极晶体管。衬底或阱也被称为MOS管的“体”(Body)，MOS管能在很小电流和很低电压的条件下工作，而且它的制造工艺可以很方便地把很多场效应管集成在一块硅片上，因此MOS管在大规模集成电路中得到了广泛的应用。垂直双扩散金属-氧化物半导体场效应晶体管(VerticalDouble-diffusedMOSFET,VDMOS)兼有双极晶体管和普通MOS器件的优点。与双极晶体管相比，它的开关速度，开关损耗小；输入阻抗高，驱动功率小；频率特性好；跨导高度线性。并且，它具有负的温度系数，没有功率晶体管的二次击穿问题，安全工作区大。因此，不论是开关应用还是线性应用，VDMOS都是理想的功率器件。TrenchVDMOS有着特殊的器件结构，例如使用导电结构将源极(Source)和体区短接、体区的无掩膜注入、栅极多晶硅(Gatepoly)的无掩膜回刻(Etchback)等工艺，以提高器件性能或降低制作成本。在芯片制造过程中，厂商通常需要监控器件的各个电学参数，从而来判断工艺过程中是否正常。半导体器件的体区电阻是其中非常重要的一个参数，对器件很多特性都有很重要的影响。因此，体区电阻的测量非常重要。但上述工艺的设置使得器件在制造过程中，无法对无边界的结构进行参数测量和提取，将导致研发的成功率降低和成本的上升。因此需要在半导体结构中设计一种行之有效的测试区，用以工艺参数和器件参数的提取。
技术实现思路
鉴于上述问题，本技术的目的在于提供一种半导体结构及测试系统，半导体结构包括半导体器件和测试区，测试区中包括掺杂层以及贯穿掺杂层的第一沟槽，使得掺杂层具有明确的边界，便于对半导体器件的体区电阻等关键参数进行更为准确的表征。根据本技术的一方面，提供了一种半导体结构，用于形成至少一个半导体器件和至少一个测试区，其特征在于，所述半导体结构包括：衬底；掺杂层，形成于所述衬底的第一表面；以及多个沟槽，每个所述沟槽贯穿所述掺杂层并延伸至所述衬底内，其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，每个所述第二沟槽用于形成相应的所述半导体器件的栅极，每个所述第一沟槽在所述掺杂层中限定并隔离出具有闭环边界的所述测试区。优选地，所述半导体结构具有非有效区域和有效区域，所述至少一个半导体器件位于所述有效区域，所述至少一个测试区位于所述非有效区域。优选地，所述非有效区域与所述半导体结构的划片线位置对应。优选地，所述半导体结构还包括：介质层，形成于每个所述沟槽的暴露表面；以及多晶硅，填充在每个所述沟槽内部。优选地，位于所述有效区域内的所述掺杂层形成相应的所述半导体器件的体区，位于所述有效区域内的所述介质层形成相应的所述半导体器件的栅介质层，位于所述有效区域内的所述多晶硅形成相应的所述半导体器件的栅极。优选地，还包括：介电层，位于所述掺杂层之上。优选地，还包括：贯穿所述介电层并延伸至所述掺杂层内的多个导电结构，每个所述导电结构与相应的所述测试区电连接，从而引出用于检测所述测试区的电学参数的测试节点。优选地，每个所述测试区分别具有两个所述测试节点。优选地，所述测试区被相应的所述第一沟槽限定为封闭区域，两个所述测试节点分别位于所述测试区的两端且不与所述第一沟槽接触。优选地，还包括：位于所述介电层之上的焊盘，每个所述焊盘分别与相应的所述导电结构邻接，从而将相应的所述测试区的所述测试节点连接至测试电路。根据本技术的另一方面，提供了一种半导体结构的测试系统，包括：如上所述的半导体结构；以及测试电路，与所述测试区电连接，所述测试电路通过检测所述测试区的电学参数获得所述半导体器件的电学参数。本技术提供的半导体结构及测试系统，半导体结构包括半导体器件和测试区，测试区中包括掺杂层以及贯穿掺杂层的沟槽，因此使得测试区中的掺杂层具有明确的边界，从而能够测量MOS半导体器件的体区电阻等参数。在现有技术中，TrenchVDMOS有着特殊的器件结构，例如使用导电结构将源极(Source)和体区短接、体区的无掩膜注入、栅极多晶硅(Gatepoly)的无掩膜回刻(Etchback)等工艺，以提高器件性能或降低制作成本。然而，上述工艺的设置使得器件在制造过程中，缺少具有明确边界的测试区用以提取和监控过程参数，将导致研发的成功率降低和成本的上升。本技术实施例的测试区能提供有效的测试结构用以对无边界的结构进行提取和监控过程参数，从而提高产品的良率和可靠性。进一步地，本技术提供的半导体结构可以兼容大多数制程，具备普适性。进一步地，本技术提供的半导体结构，形成测试区时不需要增加额外的掩模，可以在不增加成本和工艺复杂度的情况下，提供有效的测试区。进一步地，本技术提供的半导体结构中的测试区不占据晶圆上的有效面积，因此不增加额外的成本。附图说明通过以下参照附图对本技术实施例的描述，本技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1示出了根据本技术实施例提供的半导体结构的立体图。图2示出了根据本技术实施例提供的半导体结构的俯视图。图3示出了根据本技术实施例提供的半导体结构中的测试区的俯视图。图4a至4j示出了根据本技术实施例的半导体结构中的测试区的制造方法各个阶段的截面图。具体实施方式以下基于实施例对本技术进行描述，但是本技术并不仅仅限于这些实施例。在下文对本技术实施例的细节描述中，详尽描述了一些特定的细节部分，对本领域技术人员来说没有这些细节部分的描述也可以完全理解本技术。为了避免混淆本技术的实质，公知的过程、流程没有详细叙述。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。附图中的流程图、框图图示了本技术的实施例的系统、装置的可能的体系框架、功能和操作，附图的方框以及方框顺序只是用来更好的图示实施例的过程和步骤，而不应以此作为对技术本身的限制。以下将参照附图更详细地描述本技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非本文档来自技高网...

【技术保护点】
1.一种半导体结构，用于形成至少一个半导体器件和至少一个测试区，其特征在于，所述半导体结构包括：衬底；掺杂层，形成于所述衬底的第一表面；以及多个沟槽，每个所述沟槽贯穿所述掺杂层并延伸至所述衬底内，其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，每个所述第二沟槽用于形成相应的所述半导体器件的栅极，每个所述第一沟槽在所述掺杂层中限定并隔离出具有闭环边界的所述测试区，每个所述测试区分别具有两个测试节点。

【技术特征摘要】
1.一种半导体结构，用于形成至少一个半导体器件和至少一个测试区，其特征在于，所述半导体结构包括：衬底；掺杂层，形成于所述衬底的第一表面；以及多个沟槽，每个所述沟槽贯穿所述掺杂层并延伸至所述衬底内，其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，每个所述第二沟槽用于形成相应的所述半导体器件的栅极，每个所述第一沟槽在所述掺杂层中限定并隔离出具有闭环边界的所述测试区，每个所述测试区分别具有两个测试节点。2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构具有非有效区域和有效区域，所述至少一个半导体器件位于所述有效区域，所述至少一个测试区位于所述非有效区域。3.根据权利要求2所述的半导体结构，其特征在于，所述非有效区域与所述半导体结构的划片线位置对应。4.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：介质层，形成于每个所述沟槽的暴露表面；以及多晶硅，填充在每个所述沟槽内部。5.根据权利要求4所述的半导体结构，其特征在于，位于所述有效区域内的所述掺杂层形成相应的所述半导体器件的体区，...

【专利技术属性】
技术研发人员：周源，张小麟，张志文，李静怡，王超，朱林迪，裴紫薇，
申请(专利权)人：北京燕东微电子科技有限公司，
类型：新型
国别省市：北京,11