制造三维半导体存储器件的方法技术

提供了制造三维半导体存储器件的方法。一种方法可以包括：在衬底上形成模结构，该膜结构包括沟道区域和在沟道区域之间的非沟道区域；以及在模结构上形成多层掩模层，该多层掩模层包括顺序地堆叠的第一掩模层、蚀刻停止层和第二掩模层。该多层掩模层可以包括暴露沟道区域中的模结构的掩模孔、暴露非沟道区域中的第一掩模层的虚设掩模孔、以及覆盖由掩模孔和虚设掩模孔暴露的第二掩模层的侧壁的缓冲间隔物。该方法可以包括使用该多层掩模层作为蚀刻掩模来蚀刻模结构以在沟道区域中形成沟道孔。

Method of Manufacturing Three-Dimensional Semiconductor Memory Devices

【技术实现步骤摘要】
制造三维半导体存储器件的方法
本专利技术构思的实施方式涉及制造半导体器件的方法，更具体地，涉及制造三维半导体存储器件的方法。
技术介绍
半导体器件可以被高度集成以满足高性能和低成本的要求。例如，二维(2D)或平面半导体器件的集成度可以主要由用于单位存储单元的面积确定。因此，2D或平面半导体器件的集成密度可以取决于用于精细图案形成的技术。然而，用于在2D或平面半导体制造工艺中形成这样的精细图案的设备会具有高的成本，因此，制造成本会限制2D或平面半导体器件的集成密度的增加。包括三维存储单元的三维半导体存储器件可以减少或克服以上限制。
技术实现思路
根据本专利技术构思的一些实施方式，一种制造三维半导体存储器件的方法可以包括在衬底的表面上形成模结构。模结构可以包括多个沟道区域和在沟道区域之间的非沟道区域。该方法可以包括在模结构上形成多层掩模层，该多层掩模层包括顺序堆叠的第一掩模层、蚀刻停止层和第二掩模层。多层掩模层还可以包括：掩模孔，暴露沟道区域中的模结构；虚设掩模孔，暴露非沟道区域中的第一掩模层；以及缓冲间隔物，覆盖由掩模孔和虚设掩模孔暴露的第二掩模层的侧壁。该方法可以包括使用多层掩模层作为蚀刻掩模来蚀刻模结构以在沟道区域中形成沟道孔。根据本专利技术构思的一些实施方式，一种制造三维半导体存储器件的方法可以包括在衬底的表面上形成模结构。模结构可以包括多个沟道区域和在沟道区域之间的非沟道区域。该方法可以包括：在模结构上顺序地形成第一掩模层、蚀刻停止层和第二掩模层；在沟道区域中的第二掩模层中形成第一开口以及在非沟道区域中的第二掩模层中形成第二开口；以及在第二掩模层上形成第一缓冲层。第一缓冲层可以共形地覆盖第一开口的内表面和第二开口的内表面。该方法可以包括形成牺牲掩模层，该牺牲掩模层填充具有第一缓冲层的第二开口。牺牲掩模层可以包括暴露第一开口的块开口。该方法可以包括使用牺牲掩模层作为蚀刻掩模来各向异性地蚀刻该蚀刻停止层和第一掩模层以形成多层掩模层。多层掩模层可以包括掩模孔，该掩模孔暴露沟道区域中的模结构。该方法可以包括使用多层掩模层作为蚀刻掩模来蚀刻模结构以在沟道区域中形成沟道孔。根据本专利技术构思的一些实施方式，一种制造三维半导体存储器件的方法可以包括在衬底上形成模结构。模结构可以包括在第一方向上彼此相邻的单元阵列区域和连接区域。单元阵列区域和连接区域可以每个包括在垂直于第一方向的第二方向上交替地布置的多个沟道区域和多个非沟道区域。该方法可以包括形成多层掩模层，该多层掩模层包括顺序地堆叠在模结构上的第一掩模层、蚀刻停止层和第二掩模层。多层掩模层还可以包括暴露单元阵列区域的沟道区域中的模结构的第一掩模孔、暴露连接区域的沟道区域中的模结构的第二掩模孔以及暴露单元阵列区域的非沟道区域中的第一掩模层的虚设掩模孔；以及使用该多层掩模层作为蚀刻掩模蚀刻该模结构，以形成穿过单元阵列区域的沟道区域中的模结构的第一沟道孔和穿过连接区域的沟道区域中的模结构的第二沟道孔。附图说明图1是示出根据一些实施方式的三维半导体存储器件的示意性平面图。图2是示出根据一些实施方式的形成三维半导体存储器件的沟道孔的方法的操作的平面图。图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A和图12A是沿着图2的线I-I'截取的剖视图，示出根据一些实施方式的形成三维半导体存储器件的沟道孔的方法的操作。图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B和图12B是沿着图2的线II-II'截取的剖视图，示出根据一些实施方式的形成三维半导体存储器件的沟道孔的方法的操作。图13是示出根据一些实施方式的三维半导体存储器件的平面图。图14A是沿着图13的线I-I'截取的剖视图，示出根据一些实施方式的三维半导体存储器件。图14B和图14C是沿着图13的线II-II'截取的剖视图，示出根据一些实施方式的三维半导体存储器件。图14D是沿着图13的线III-III'截取的剖视图，示出根据一些实施方式的三维半导体存储器件。图15A是根据一些实施方式的图14A的部分A的放大图。图15B是根据一些实施方式的图14A的部分B的放大图。具体实施方式将参照附图更全面地描述各种示例实施方式，附图中示出一些实施方式。然而，本专利技术构思可以以许多替代的形式实施，而不应被解释为仅限于这里阐述的实施方式。图1是示出根据一些实施方式的三维半导体存储器件的示意性平面图。参照图1，三维(3D)半导体存储器件可以包括单元阵列区域CAR和外围电路区域。外围电路区域可以包括行解码器区域ROWDCR、页缓冲器区域PBR、列解码器区域COLDCR和控制电路区域。在一些实施方式中，连接区域CNR可以在单元阵列区域CAR和行解码器区域ROWDCR之间。包括多个存储单元的存储单元阵列可以在单元阵列区域CAR中。在一些实施方式中，存储单元阵列可以包括三维地布置的存储单元、连接到存储单元的多个字线以及连接到存储单元的多个位线。在一些实施方式中，三维半导体存储器件可以是垂直NAND快闪存储器件，并且单元串可以在单元阵列区域CAR中在第一方向(见例如图2的D1)和第二方向(见例如图2的D2)上二维地布置，并可以在垂直于第一方向和第二方向的第三方向(见例如图2的D3)上延伸。每个单元串可以包括串联连接的至少一个串选择晶体管、多个存储单元晶体管和至少一个接地选择晶体管。每个存储单元晶体管可以包括数据存储元件。用于电连接存储单元阵列和行解码器的互连结构(例如接触插塞和导电线)可以在连接区域CNR中。用于选择存储单元阵列的字线的行解码器可以在行解码器区域ROWDCR中。行解码器可以根据地址信息选择字线之一在页缓冲器区域PBR中，可以设置用于读取存储在存储单元中的数据的页缓冲器。页缓冲器可以根据操作模式临时存储将被存储在存储单元中的数据或者可以感测存储在存储单元中的数据。列解码器可以在列解码器区域COLDCR中以接到存储单元阵列的位线。列解码器可以在页缓冲器和外部装置(例如存储器控制器)之间提供数据传输路径。图2是示出根据一些实施方式的形成三维半导体存储器件的沟道孔的方法的操作的平面图。图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A和图12A是沿着图2的线I-I'截取的剖视图，示出根据一些实施方式的形成三维半导体存储器件的沟道孔的方法的操作。图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B和图12B是沿着图2的线II-II'截取的剖视图，示出根据一些实施方式的形成三维半导体存储器件的沟道孔的方法的操作。参照图2、图3A和图3B，衬底10可以包括在第一方向D1上彼此相邻的单元阵列区域CAR和连接区域CNR。单元阵列区域CAR可以包括在垂直于第一方向D1的第二方向D2上交替地布置并在第一方向D1上延伸到连接区域CNR中的沟道区域CR和非沟道区域NCR。第一方向D1和第二方向D2可以平行于衬底10的上表面。衬底10可以包括半导体材料(例如硅晶片)、绝缘材料(例如玻璃)、由绝缘材料覆盖的半导体、和/或导电层。例如，衬底10可以是第一导电类型的硅晶片。模结构100可以形成在衬底10上。模结构100可以包括在垂直于衬底10的上表面的第三方向D3上重复且交替地本文档来自技高网...

【技术保护点】
1.一种制造三维半导体存储器件的方法，该方法包括：在衬底的表面上形成模结构，所述模结构包括多个沟道区域和在所述多个沟道区域之间的非沟道区域；在所述模结构上形成多层掩模层，所述多层掩模层包括顺序地堆叠的第一掩模层、蚀刻停止层和第二掩模层，所述多层掩模层还包括暴露所述多个沟道区域中的所述模结构的掩模孔、暴露所述非沟道区域中的所述第一掩模层的虚设掩模孔以及覆盖由所述掩模孔和所述虚设掩模孔暴露的所述第二掩模层的侧壁的缓冲间隔物；以及使用所述多层掩模层作为蚀刻掩模来蚀刻所述模结构，以在所述多个沟道区域中形成沟道孔。

【技术特征摘要】
2018.03.14 KR 10-2018-00298471.一种制造三维半导体存储器件的方法，该方法包括：在衬底的表面上形成模结构，所述模结构包括多个沟道区域和在所述多个沟道区域之间的非沟道区域；在所述模结构上形成多层掩模层，所述多层掩模层包括顺序地堆叠的第一掩模层、蚀刻停止层和第二掩模层，所述多层掩模层还包括暴露所述多个沟道区域中的所述模结构的掩模孔、暴露所述非沟道区域中的所述第一掩模层的虚设掩模孔以及覆盖由所述掩模孔和所述虚设掩模孔暴露的所述第二掩模层的侧壁的缓冲间隔物；以及使用所述多层掩模层作为蚀刻掩模来蚀刻所述模结构，以在所述多个沟道区域中形成沟道孔。2.根据权利要求1所述的方法，其中在垂直于所述衬底的表面的方向上，所述第一掩模层比所述第二掩模层厚。3.根据权利要求1所述的方法，其中所述第一掩模层包括与所述第二掩模层的材料相同的材料。4.根据权利要求1所述的方法，其中形成所述沟道孔的步骤包括：在所述虚设掩模孔中的相应虚设掩模孔下面的所述模结构的上表面中形成凹陷区。5.根据权利要求1所述的方法，其中形成所述多层掩模层的步骤包括：在所述多个沟道区域中的所述第二掩模层中形成第一开口以及在所述非沟道区域中的所述第二掩模层中形成第二开口，所述第一开口包括与所述第二开口的直径相同的直径；在所述第二掩模层上形成牺牲掩模层，所述牺牲掩模层填充所述第二开口并包括暴露所述第一开口的块开口；以及使用所述牺牲掩模层作为蚀刻掩模蚀刻所述蚀刻停止层和所述第一掩模层，以形成所述掩模孔。6.根据权利要求5所述的方法，其中所述块开口包括在与所述衬底的所述表面平行的方向上延伸的线性形状。7.根据权利要求5所述的方法，其中所述牺牲掩模层包括与所述第一掩模层的材料相同的材料。8.根据权利要求5所述的方法，还包括：在形成所述牺牲掩模层之前，在所述第二掩模层上形成缓冲层以共形地覆盖所述第一开口的内表面和所述第二开口的内表面。9.根据权利要求8所述的方法，其中形成所述掩模孔的步骤包括各向异性地蚀刻所述缓冲层以形成所述缓冲间隔物。10.根据权利要求5所述的方法，其中在形成所述掩模孔的同时去除所述牺牲掩模层。11.一种制造三维半导体存储器件的方法，该方法包括：在衬底的表面上形成模结构，所述模结构包括多个沟道区域和在所述多个沟道区域之间的非沟道区域；在所述模结构上顺序地形成第一掩模层、蚀刻停止层和第二掩模层；在所述多个沟道区域中的所述第二掩模层中形成第一开口以及在所述非沟...

【专利技术属性】
技术研发人员：刘韩根，张大铉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR