三维半导体存储器件制造技术

本公开提供了三维半导体存储器件。一种半导体存储器件包括单元阵列区，该单元阵列区包括堆叠结构和在堆叠结构之间延伸的字线切割区。此外，半导体存储器件包括与单元阵列区成堆叠并包括支撑结构的外围电路区。

3-D Semiconductor Memory Device

【技术实现步骤摘要】
三维半导体存储器件
本公开涉及竖直堆叠的半导体存储器件。
技术介绍
为了实现电子装置的重量、宽度、长度和总尺寸的减小并提高价格竞争力，会期望提高半导体存储器件的集成度。近来，为了克服二维半导体存储器件的集成度的限制，正在开发包括布置在三维空间中的存储单元的三维或竖直半导体存储器件。三维半导体存储器件包括竖直堆叠的多个层和穿过所述多个层的沟道结构以提高集成度。在三维半导体存储器件中，用于形成字线的沟槽形成在单元阵列区中。在三维半导体存储器件中，可能在沟槽的形成期间发生马鞍型翘曲，这会影响产品的可靠性。
技术实现思路
本专利技术构思针对提供具有高集成度和提高的可靠性的半导体存储器件。根据本专利技术构思的一些实施方式的一种半导体存储器件包括单元阵列区，该单元阵列区可以包括多个堆叠结构和在所述多个堆叠结构之间在第一方向上延伸的字线切割区。此外，半导体存储器件包括外围电路区，该外围电路区可以与单元阵列区成堆叠(inastack)并可以包括在交叉第一方向的第二方向上跨过字线切割区延伸的支撑结构。根据本专利技术构思的一些实施方式的一种半导体存储器件包括基板。半导体存储器件可以包括在基板的第一侧的多个单元阵列区，每个单元阵列区包括多个堆叠结构和在该多个堆叠结构之间的字线切割区。半导体存储器件可以包括在该多个单元阵列区之间的中间连接区。此外，半导体存储器件可以包括在基板的与第一侧相反的第二侧的外围电路区。外围电路区可以包括可延伸到中间连接区的支撑图案。根据本专利技术构思的一些实施方式的一种半导体存储器件包括基板。半导体存储器件可以包括第一单元阵列区和第二单元阵列区，该第一单元阵列区和第二单元阵列区的每个包括在基板上的多个堆叠结构。半导体存储器件可以包括在第一单元阵列区和第二单元阵列区之间且包括在第一方向上延伸的中间线切割区的中间连接区。此外，半导体存储器件可以包括外围电路区，该外围电路区包括在垂直于第一方向的第二方向上延伸的支撑图案。基板可以在支撑图案和堆叠结构之间。附图说明图1是根据本专利技术构思的一些实施方式的半导体存储器件的示意性平面图。图2是沿着图1的线A-A截取的剖视图。图3是图1的部分B的水平放大图。图4是图3的部分C的放大图。图5是图4的部分D的局部放大图。图6是图1的部分E的局部放大图。图7是沿着图6的线F-F截取的竖直剖视图。图8是沿着图6的线G-G截取的竖直剖视图。图9是图7的部分H的放大图。图10是沿着图7的线I-I截取的水平剖视图。图11是根据本专利技术构思的一些实施方式的对应于图10的水平剖视图。图12是根据本专利技术构思的一些实施方式的对应于图10的水平剖视图。图13是沿着图12的线J-J截取的竖直剖视图。图14是根据本专利技术构思的一些实施方式的对应于图10的水平剖视图。具体实施方式在下文，将描述根据本专利技术构思的实施方式的半导体存储器件。图1是根据本专利技术构思的一些实施方式的半导体存储器件的示意性平面图。图2是沿着图1的线A-A截取的剖视图，图3是图1的部分B的水平放大图，图4是图3的部分C的放大图，图5是图4的部分D的局部放大图。图6是图1的部分E的局部放大图，图7是沿着图6的线F-F截取的竖直剖视图，图8是沿着图6的线G-G截取的竖直剖视图。图9是图7的部分H的放大图，图10是沿着图7的线I-I截取的水平剖视图。参照图1至图10，根据本专利技术构思的一些实施方式的半导体存储器件可以包括单元阵列区100、外围电路区200、中间连接区300和外围连接区400。每个半导体存储器件可以是三维存储器件。例如，每个半导体存储器件可以是三维与非(NAND)快闪存储器件。作为一示例，半导体存储器件可以形成为具有其中单元阵列区100堆叠在外围电路区200上的外围上单元(COP)结构，如图2所示。在半导体存储器件中，单元阵列区100可以与外围电路区200的至少一部分重叠。半导体存储器件还可以包括位线BL和上金属互连TML，如图6所示。在下文，第一方向D1可以指其中单元阵列区100延伸的方向，第二方向D2可以指垂直于第一方向D1的方向，单元阵列区100在第二方向D2上彼此间隔开。第三方向D3可以指垂直于第一方向D1和第二方向D2并且单元阵列区100和外围电路区200沿着其堆叠的方向。参照图1和图2(以及图6)，可以形成所述多个单元阵列区100，并且所述多个单元阵列区100可以在第一方向D1上延伸并在第二方向D2上彼此间隔开。外围电路区200可以位于单元阵列区100下面。中间连接区300可以在第一方向D1上延伸并可以位于该多个单元阵列区100之间。每个中间连接区300可以形成在形成于该多个单元阵列区100之间的中间线切割区MLC(其可以在这里被称为“中间线切口”)中。中间线切口MLC可以通过在第三方向D3上向下蚀刻单元阵列区100直到外围电路区200而形成。外围连接区400可以在第一方向D1或第二方向D2上延伸并可以位于最外面的单元阵列区100之外。参照图6至图9，单元阵列区100可以包括上基板110、堆叠结构120、单元沟道结构130、虚设沟道结构140和公共源极线(CSL)150。单元阵列区100可以包括由堆叠结构120和单元沟道结构130形成并布置成三维阵列的存储单元。单元阵列区100可以包括字线切割区WLC，其可以在这里被称为“字线切口”。此外，单元阵列区100可以包括串选择线切割区SLC，其可以在这里被称为“串选择线切口”。单元阵列区100可以包括设置在形成于堆叠结构120之外的阶梯区域中且支撑堆叠结构120的支撑沟道结构。在一些实施方式中，单元阵列区100可以包括围绕堆叠结构120的上部分且使堆叠结构120的上部分绝缘的模制绝缘层以及在模制绝缘层的上部分处使位线BL绝缘的上绝缘层。单元阵列区100可以包括单元块CB和虚设块DB。单元块CB可以包括多个单元沟道结构130，虚设块DB可以包括多个虚设沟道结构140。单元块CB和虚设块DB可以在第一方向D1上延伸。在第二方向D2上，单元块CB位于单元阵列区100内并且虚设块DB位于单元阵列区100外部。虚设块DB也可以在单元阵列区100的内部位于单元块CB之间。虚设块DB可以邻近中间连接区300定位。这里，单元块CB可以指包括具有其中存储数据的单元沟道结构130的存储单元的块。虚设块DB可以指包括具有其中不存储数据的虚设沟道结构140的存储单元的块，并且对于虚设沟道结构140可以不形成存储数据所需的电路。虚设块DB可以包括测试逻辑或相关电路。在每个单元阵列区100中可以包括至少两个字线切口WLC。字线切口WLC可以在单元块CB和另一单元块CB之间、在单元块CB和虚设块DB之间或在虚设块DB和另一虚设块DB之间在第一方向D1上延伸。字线切口WLC可以通过被蚀刻为具有在堆叠结构120中的沟槽形状而形成，该沟槽形状具有预定宽度和深度且在第一方向D1上延伸。字线切口WLC可以形成为使得上基板110的表面在堆叠结构120的上部分暴露。字线切口WLC可以形成为具有从上基板110的表面起的预定深度。CSL150可以形成在字线切口WLC内。串选择线切口SLC可以在每个单元块CB中在第一方向D1上延伸。串选择线切口SLC可以形成为具有预定的深度和宽度，并可以形成为具有穿过位于堆叠结构120的最上部分本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：单元阵列区，包括多个堆叠结构以及在所述多个堆叠结构之间在第一方向上延伸的字线切割区；以及外围电路区，与所述单元阵列区成堆叠并包括在交叉所述第一方向的第二方向上跨过所述字线切割区延伸的支撑结构。

【技术特征摘要】
2018.02.23 KR 10-2018-00218701.一种半导体存储器件，包括：单元阵列区，包括多个堆叠结构以及在所述多个堆叠结构之间在第一方向上延伸的字线切割区；以及外围电路区，与所述单元阵列区成堆叠并包括在交叉所述第一方向的第二方向上跨过所述字线切割区延伸的支撑结构。2.根据权利要求1所述的半导体存储器件，其中所述字线切割区包括在所述多个堆叠结构之间在所述第一方向上延伸的至少两个字线切割区当中的一个，并且其中所述支撑结构连续地延伸跨过所述至少两个字线切割区中的每个。3.根据权利要求1所述的半导体存储器件，还包括在所述字线切割区中的字线，其中所述字线与所述支撑结构重叠，并且其中所述支撑结构包括在所述第二方向上的第一长度，该第一长度至少与所述单元阵列区在所述第二方向上的第二长度一样长。4.根据权利要求1所述的半导体存储器件，其中所述支撑结构包括多个层，该多个层包括在垂直于所述第一方向的第三方向上对准的相应的侧表面。5.根据权利要求1所述的半导体存储器件，其中：所述外围电路区还包括外围晶体管、电连接到所述外围晶体管的外围电路接触以及电连接到所述外围电路接触的外围电路互连；并且所述支撑结构包括在与所述外围电路互连的一部分相同的高度处的部分。6.根据权利要求5所述的半导体存储器件，其中：所述外围电路互连包括在垂直于所述第一方向的第三方向上堆叠的第一层和第二层；并且所述支撑结构包括：第一层，包括与所述外围电路互连的所述第一层的最上表面共平面的最上表面；和第二层，包括与所述外围电路互连的所述第二层的最上表面共平面的最上表面。7.根据权利要求5所述的半导体存储器件，还包括在所述支撑结构上的绝缘层，其中所述支撑结构包括金属材料并通过所述绝缘层而与所述外围电路接触或所述外围电路互连电绝缘。8.根据权利要求5所述的半导体存储器件，其中：所述支撑结构包括金属材料；并且所述支撑结构电连接到所述外围电路接触或所述外围电路互连。9.根据权利要求1所述的半导体存储器件，其中所述支撑结构延伸的所述第二方向垂直于所述第一方向或相对于所述第一方向倾斜。10.根据权利要求1所述的半导体存储器件，其中所述支撑结构包括改变方向以在所述第一方向上或在垂直于所述第一方向和所述第二方向的第三方向上延伸的弯折线形状。11.根据权利要求1所述的半导体存储器件，其中：所述外围电路区包括多个外围晶体管和分别电连接到所述多个外围晶体管的多个外围电路接触；并且所述支撑结构包括将所述多个外围电路接触中的间隔开的外围电路接...

【专利技术属性】
技术研发人员：洪祥准，朴庆晋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR