包括异构易失性存储器芯片的存储设备和电子设备制造技术

一种存储设备包括：第一易失性存储器芯片，包括存储第一数据的第一易失性存储单元阵列并且在第一带宽接收或输出第一数据；以及第二易失性存储器芯片，包括存储第二数据的第二易失性存储单元阵列并且在不同于第一带宽的第二带宽接收或输出第二数据。

Storage devices and electronic devices including heterogeneous volatile memory chips

【技术实现步骤摘要】
包括异构易失性存储器芯片的存储设备和电子设备对相关申请的交叉引用要求于2017年12月28日在韩国知识产权局提交的第10-2017-0182041号韩国专利申请的优先权，其整个内容通过引用被合并在此。
本文描述的专利技术构思涉及一种存储设备和一种包括其的电子设备，并且更具体地涉及一种包括异构易失性存储器芯片的存储设备和包括其的电子设备。
技术介绍
可以以片上系统(在下文被称为“SoC”)的形式来实施应用处理器(AP)。SoC可以指的是其中集成有各种系统的一个芯片。SoC可以包括用于根据应用来执行程序的处理器。SoC可以包括与处理器进行通信的并且存储将由处理器执行的程序、处理的结果，等等的存储设备。存储设备例如可以是动态随机存取存储器(DRAM)并且可以操作为SoC的主存储器。存储设备的诸如容量、带宽和功耗之类的特性可以与SoC支持的应用相关联。由于SoC支持各种应用，所以可能存在对于适于执行各种应用的存储设备的需要。
技术实现思路
本专利技术构思的实施例提供一种包括异构易失性存储器芯片的存储设备和一种包括其的电子设备。本专利技术构思的实施例提供一种存储设备，包括：第一易失性存储器芯片，包括存储第一数据的第一易失性存储单元阵列并且在第一带宽接收或输出第一数据；以及第二易失性存储器芯片，包括存储第二数据的第二易失性存储单元阵列并且在不同于第一带宽的第二带宽接收或输出第二数据。本专利技术构思的实施例提供一种存储设备，包括：第一易失性存储器裸片，包括存储第一数据的第一易失性存储单元阵列，和用于第一数据的输入/输出的第一硅通孔；第二易失性存储器裸片，包括存储第二数据的第二易失性存储单元阵列，和用于第二数据的输入/输出的第二硅通孔；以及缓冲器裸片，通过第一硅通孔接收第一数据并且在第一带宽输出第一数据，并且通过第二硅通孔接收第二数据并且在不同于第一带宽的第二带宽输出第二数据。本专利技术构思的实施例提供一种电子设备，包括：片上系统，包括第一处理器和第二处理器；以及存储设备，包括通过第一通道与第一处理器进行通信的第一易失性存储器芯片，和通过第二通道与第二处理器进行通信的第二易失性存储器芯片。第一通道的第一带宽和第二通道的第二带宽不同于彼此。附图说明考虑参考附图的示例性实施例的以下具体实施方式，本专利技术构思的以上和其他目的和特征将变得明显。图1图示出根据本专利技术构思的实施例的电子设备的图。图2图示出图1的第一存储器芯片的框图。图3图示出图1的第二存储器芯片的框图。图4图示出根据本专利技术构思的实施例的电子设备的框图。图5图示出其中图4的存储设备处理SoC的读取命令的操作的时序图。图6图示出图4的电子设备的操作方法的流程图。图7图示出根据本专利技术构思的另一个实施例的电子设备的框图。图8图示出根据本专利技术构思的另一个实施例的电子设备的框图。图9图示出根据本专利技术构思的另一个实施例的电子设备的框图。具体实施方式在下面，将本专利技术构思的实施例详细且清楚地描述到本领域普通技术人员可以实施本专利技术构思的程度。图1图示出根据本专利技术构思的实施例的电子设备的图。参考图1，电子设备10包括片上系统(在下文被称为“SoC”)11、存储设备12以及基板13。SoC11可以例如作为应用处理器(AP)来控制电子设备10的总体操作。SoC11可以根据电子设备10支持的应用来执行程序，并且可以从存储设备12接收与程序执行相关联的数据或可以向存储设备12传送程序执行的结果。存储设备12包括第一存储器芯片100、第二存储器芯片200以及基板300。第一存储器芯片100可以包括存储数据的存储单元阵列，并且可以在第一带宽接收和输出数据。第二存储器芯片200可以包括存储数据的存储单元阵列，并且可以在第二带宽接收和输出数据。在这里，第一带宽和第二带宽可以不同于彼此。带宽(即，存储带宽)可以是能够由SoC11从存储器芯片读取数据或将数据存储到存储器芯片中的速率。在一些实施例中，存储设备12可以包括多于两个存储器芯片。参考图1，第二存储器芯片200被堆叠在基板300上，并且第一存储器芯片100被堆叠在第二存储器芯片上。然而，在其他的实施例中，与图1的实施例不同，第一存储器芯片100可以被堆叠在基板300上，并且第二存储器芯片200可以被堆叠在第一存储器芯片100上。在这里，第一存储器芯片100和第二存储器芯片200被堆叠在基板300上的次序不局限于图1中图示出的次序。而且，第一存储器芯片100和第二存储器芯片200中的一个可以被堆叠在基板300的第一表面或上表面上，并且第一存储器芯片100和第二存储器芯片200中的另一个可以被堆叠在与第一表面或上表面相对的第二表面或下表面上。而且，堆叠在基板300上的存储器芯片的数量不局限于图1中图示出的数量。参考图1，第一存储器芯片100和第二存储器芯片200可以通过导线400电学地与基板300相连接。可以通过成型树脂来保护导线以及第一存储器芯片100和第二存储器芯片200。用于导线接合的焊盘可以被置于基板300的一个表面上，并且焊锡球或焊接凸点可以被置于基板300的相对表面上。例如，基板300可以是印刷电路板(PCB)、柔性印刷电路板(FPCB)、陶瓷基板，或插入器。例如，第一存储器芯片100和第二存储器芯片200可以通过倒装式接合、焊接凸点、诸如硅通孔(TSV)之类的导电过孔和/或其组合电学地与基板300相连接。在本专利技术构思的实施例中，第一存储器芯片100和第二存储器芯片200中的每一个可以是作为动态随机存取存储器(DRAM)芯片的、需要刷新操作的易失性存储器芯片。例如，DRAM芯片可以是通用DRAM芯片，诸如像双数据速率同步动态随机存取存储器(DDRSDRAM)芯片、DDR2SDRAM芯片、DDR3SDRAM芯片、DDR4SDRAM芯片、DDR5SDRAM芯片，等等；用于移动式应用的DRAM芯片，诸如像低功率双数据速率(LPDDR)SDRAM芯片、LPDDR2SDRAM芯片、LPDDR3SDRAM芯片、LPDDR4SDRAM芯片、LPDDR4XSDRAM芯片、LPDDR5SDRAM芯片，等等；或提供高带宽的DRAM芯片，诸如像图形双数据速率(GDDR)同步图形随机存取存储器(SGRAM)芯片、GDDR2SGRAM芯片、GDDR3SGRAM芯片、GDDR4SGRAM芯片、GDDR5SGRAM芯片、GDDR6SGRAM芯片、高带宽存储器(HBM)芯片、HBM2芯片、HBM3芯片、WideIOSDRAM芯片，等等。根据本专利技术构思的实施例，第一存储器芯片100、第二存储器芯片200和基板300可以被包括在一个封装中。堆叠在一个封装中的第一存储器芯片100和第二存储器芯片200的类型或种类可以不同于彼此，并且第一存储器芯片100提供的带宽和第二存储器芯片200提供的带宽可以不同于彼此。例如，第一存储器芯片100可以是用于移动式应用的DRAM芯片，并且第二存储器芯片200可以是与第一存储器芯片100相比提供更高的带宽的DRAM芯片。第二存储器芯片200可以与第一存储器芯片100相比提供更高的带宽，并且第一存储器芯片100的功耗可以小于第二存储器芯片200的功耗。也就是说，第一存储器芯片100和第二存储器芯片200的诸如容量、带宽和功耗之类的特性可以不同于彼此。第一存本文档来自技高网...

【技术保护点】
1.一种存储设备，包括：第一易失性存储器芯片，包括存储第一数据的第一易失性存储单元阵列，并且被配置为在第一带宽接收或输出所述第一数据；以及第二易失性存储器芯片，包括存储第二数据的第二易失性存储单元阵列，并且被配置为在不同于所述第一带宽的第二带宽接收或输出所述第二数据。

【技术特征摘要】
2017.12.28 KR 10-2017-01820411.一种存储设备，包括：第一易失性存储器芯片，包括存储第一数据的第一易失性存储单元阵列，并且被配置为在第一带宽接收或输出所述第一数据；以及第二易失性存储器芯片，包括存储第二数据的第二易失性存储单元阵列，并且被配置为在不同于所述第一带宽的第二带宽接收或输出所述第二数据。2.根据权利要求1所述的存储设备，其中，所述第一易失性存储器芯片进一步包括：第一时钟引脚，接收第一时钟；第一CA引脚，与所述第一时钟同步地接收用于所述第一数据的第一命令和第一地址；以及第一DQ引脚，根据所述第一命令以第一传输速率接收或输出所述第一数据，并且其中，所述第二易失性存储器芯片进一步包括：第二时钟引脚，接收第二时钟；第二CA引脚，与所述第二时钟同步地接收用于所述第二数据的第二命令和第二地址；以及第二DQ引脚，根据所述第二命令以不同于所述第一传输速率的第二传输速率接收或输出所述第二数据。3.根据权利要求2所述的存储设备，其中，所述第二带宽高于所述第一带宽，并且其中，所述第二传输速率高于所述第一传输速率。4.根据权利要求3所述的存储设备，其中，所述第二易失性存储器芯片进一步包括：数据时钟引脚，接收数据时钟，所述数据时钟的频率高于所述第二时钟的频率。5.根据权利要求4所述的存储设备，其中，所述第一传输速率是所述第一时钟的频率的两倍，并且其中，所述第二传输速率是所述数据时钟的频率的至少两倍。6.根据权利要求2所述的存储设备，其中，所述第二带宽高于所述第一带宽，并且其中，所述第二DQ引脚的数量大于所述第一DQ引脚的数量。7.根据权利要求2所述的存储设备，进一步包括：基板，包括分别与所述第一时钟引脚、所述第一CA引脚和所述第一DQ引脚相连接的第一通道的第一传输路径以及分别与所述第二时钟引脚、所述第二CA引脚和所述第二DQ引脚相连接的第二通道的第二传输路径。8.根据权利要求7所述的存储设备，其中，所述第二易失性存储器芯片被堆叠在所述基板上，并且其中，所述第一易失性存储器芯片堆叠在所述第二易失性存储器芯片上。9.一种存储设备，包括：第一易失性存储器裸片，包括存储第一数据的第一易失性存储单元阵列和用于所述第一数据的输入/输出的第一硅通孔；第二易失性存储器裸片，包括存储第二数据的第二易失性存储单元阵列和用于所述第二数据的输入/输出的第二硅通孔；以及缓冲器裸片，被配置为通过所述第一硅通孔接收所述第一数据并且在第一带宽输出所述第一数据，以及通过所述第二硅通孔接收所述第二数据并且在不同于所述第一带宽的第二带宽输出所述第二数据。10.根据权利要求9所述的存储设备，其中，...

【专利技术属性】
技术研发人员：李祯培，金光贤，姜相圭，金度均，金东民，安智贤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR