实施方式提供一种能够提高数据传输速度的双面安装型半导体存储装置。实施方式的半导体存储装置具备：衬底(130)，具有第1主面、及与第1主面对向的第2主面；封装体(110)，安装在第1主面，具有半导体芯片，所述半导体芯片包含多个第1DQ引脚、多个第1电路、及变更第1DQ引脚与第1电路间的连接的连接变更电路(13)；以及封装体(120)，安装在第2主面，具有半导体芯片，所述半导体芯片包含多个第2DQ引脚、多个第2电路、及变更第2DQ引脚与第2电路间的连接的连接变更电路(13)。第2DQ引脚基于连接规则，与第1DQ引脚电连接，在第2DQ引脚接收到第1信号时，连接变更电路(13)基于所述连接规则，变更第2DQ引脚与第2电路间的连接。
【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享有以日本专利申请2017-181318号(申请日：2017年9月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
已知一种将包含半导体芯片(例如NAND(NotAnd，与非)型闪速存储器的芯片)的封装体安装在衬底两面的双面安装型半导体存储装置。该半导体存储装置中，在衬底的第1主面安装一个封装体，在与第1主面对向的第2主面安装另一个封装体。
技术实现思路
实施方式提供一种能够提高数据传输速度的半导体存储装置。实施方式的半导体存储装置具备：衬底，具有第1主面、及与所述第1主面对向的第2主面；第1封装体，安装在所述第1主面，具有第1半导体芯片，所述第1半导体芯片包含多个第1输入输出端子、多个第1电路、及变更所述第1输入输出端子与所述第1电路间的连接的第1连接变更电路；以及第2封装体，安装在所述第2主面，具有第2半导体芯片，所述第2半导体芯片包含多个第2输入输出端子、多个第2电路、及变更所述第2输入输出端子与所述第2电路间的连接的第2连接变更电路。所述第2输入输出端子基于第1连接规则，与所述第1输入输出端子电连接，在所述第2输入输出端子接收到第1信号时，所述第2连接变更电路基于所述第1连接规则，变更所述第2输入输出端子与所述第2电路间的连接。附图说明图1是表示包含第1实施方式的半导体存储装置的存储器系统的构成的图。图2是表示所述半导体存储装置的构造的一例的剖视图。图3是表示所述半导体存储装置所包含的普通封装体及镜像封装体的DQ(数据输入输出通道)引脚的排列(图案1)的俯视图。图4是抽取所述半导体存储装置所包含的控制器及普通封装体与镜像封装体的DQ引脚的编号的图。图5是表示所述半导体存储装置在数据输入时使用的电路构成的图。图6是所述半导体存储装置数据输入时的连接变更电路的电路图。图7是表示所述半导体存储装置在数据输出时使用的电路构成的图。图8是所述半导体存储装置数据输出时的连接变更电路的电路图。图9(a)～(c)是表示在第1实施方式中使用的连接变更指令的详细情况的图。图10是表示所述半导体存储装置中DQ引脚的连接变更动作的流程图。图11是表示所述半导体存储装置中DQ引脚的另一连接变更动作的流程图。图12是表示所述半导体存储装置中的写入顺序的图。图13是表示所述半导体存储装置中的读出及镜像模式解除的顺序的图。图14(a)及(b)是表示在第2实施方式中使用的连接变更指令的详细情况的图。图15是表示第2实施方式的普通封装体及镜像封装体的DQ引脚的排列(图案2)的俯视图。图16是抽取图15所示的控制器及普通封装体与镜像封装体的DQ引脚的编号的图。图17是表示第2实施方式的普通封装体及镜像封装体的DQ引脚的排列(图案3)的俯视图。图18是抽取图17所示的控制器及普通封装体与镜像封装体的DQ引脚的编号的图。图19是表示第2实施方式的普通封装体及镜像封装体的DQ引脚的排列(图案4)的俯视图。图20是抽取图19所示的控制器及普通封装体与镜像封装体的DQ引脚的编号的图。图21是表示第2实施方式的普通封装体及镜像封装体的DQ引脚的排列(图案5)的俯视图。图22是抽取图21所示的控制器及普通封装体与镜像封装体的DQ引脚的编号的图。图23是表示第2实施方式的半导体存储装置中DQ引脚的连接变更动作的流程图。图24是表示图23的流程图中地址与图案1～5的对应关系的图。图25是表示第3实施方式的半导体存储装置的存储着设备ID码(identificationcode，识别码)的页的图。图26(a)及(b)是表示对安装到衬底两面之前的封装体写入设备ID码的指令顺序的图。图27是表示通过所述指令顺序写入有设备ID码的模块的图。图28是表示第3实施方式中的读出设备ID码的指令顺序的图。具体实施方式以下，参照附图对实施方式进行说明。在以下说明中，对于具有相同功能及构成的构成要素标注相同符号。此外，以下所示各实施方式是例示用来将该实施方式的技术思想具体化的装置或方法，而并非是将构成零件的材质、形状、构造、配置等特定为下述情况。各功能模块能够以硬件、计算机软件中的任一者、或两者组合的方式实现。各功能模块并非必须要像以下的示例那样进行区分。例如，一部分功能也可以由与例示的功能模块不同的功能模块来执行。进而，也可以将例示的功能模块进一步分割成细化的功能子模块。此处，作为半导体存储装置，列举NAND型闪速存储器为例进行说明。[1]第1实施方式首先，对包含第1实施方式的半导体存储装置的存储器系统的构成进行说明。[1-1]存储器系统的构成图1是表示存储器系统的构成的模块图。存储器系统10具备半导体存储装置100及控制器200。在半导体存储装置100中，将包含半导体芯片(例如NAND型闪速存储器的芯片)的封装体安装在衬底的两面。半导体存储装置100的详细情况将在下文进行叙述。控制器200通过NAND总线而连接于半导体存储装置100。此外，控制器200通过主机总线而连接于外部的主机设备300。控制器200控制半导体存储装置100，此外，按照从主机设备300接收到的命令，控制对半导体存储装置100的读出、写入、及删除等。NAND总线按照NAND接口进行信号的收发。作为这些信号，使用例如芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号/RE、及写入保护信号/WP。芯片使能信号/CE是用来启动半导体存储装置100的信号。指令锁存使能信号CLE及地址锁存使能信号ALE分别是对半导体存储装置100通知输入信号为指令或地址信号的信号。写入使能信号/WE及读出使能信号/RE例如分别是在写入时及读出时对半导体存储装置100指示通过数据引脚或输入输出端子(以下称为DQ引脚)DQ0、DQ1、…、DQ7进行数据的输入及输出的信号。写入保护信号/WP例如是用来在电源的接通及断开时将半导体存储装置100设为保护状态的信号。就绪/忙碌信号RY/(/BY)是对控制器200通知半导体存储装置100是就绪状态(受理来自控制器200的命令的状态)还是忙碌状态(不受理来自控制器200的命令的状态)的信号。例如，关于就绪/忙碌信号RY/(BY)，当半导体存储装置100正在进行数据的读出等动作时设为"L"电平(忙碌状态)，当这些动作完成时设为"H"电平(就绪状态)。由DQ引脚DQ0～DQ7输入输出的信号DQS0～DQS7例如为8比特的信号。信号DQS0～DQS7是在半导体存储装置100与控制器200之间收发的数据，为指令、地址、写入数据、读出数据、及半导体存储装置100的状态信息等。另外，所述存储器系统能够应用于以下所有实施方式的半导体存储装置。[1-2]半导体存储装置的构造其次，使用图2，对第1实施方式的半导体存储装置100的构造进行说明。图2是表示半导体存储装置的构造的一例的剖视图。半导体存储装置100具备普通封装体110、镜像封装体120、及衬底130。在衬底130的正面(第1主面)安装普通封装体110。在衬底130的背面(与第1主面对向的第2主面)安装镜像封装体120。普通封装体110包含1个或多个NAND型闪速存储器的半导体芯片(以本文档来自技高网...
【技术保护点】
1.一种半导体存储装置，具备：衬底，具有第1主面、及与所述第1主面对向的第2主面；第1封装体，安装在所述第1主面，具有第1半导体芯片，所述第1半导体芯片包含多个第1输入输出端子、多个第1电路、及变更所述第1输入输出端子与所述第1电路间的连接的第1连接变更电路；以及第2封装体，安装在所述第2主面，具有第2半导体芯片，所述第2半导体芯片包含多个第2输入输出端子、多个第2电路、及变更所述第2输入输出端子与所述第2电路间的连接的第2连接变更电路；且所述第2输入输出端子基于第1连接规则，与所述第1输入输出端子电连接，在所述第2输入输出端子接收到第1信号时，所述第2连接变更电路基于所述第1连接规则，变更所述第2输入输出端子与所述第2电路间的连接。
【技术特征摘要】
2017.09.21 JP 2017-1813181.一种半导体存储装置，具备：衬底，具有第1主面、及与所述第1主面对向的第2主面；第1封装体，安装在所述第1主面，具有第1半导体芯片，所述第1半导体芯片包含多个第1输入输出端子、多个第1电路、及变更所述第1输入输出端子与所述第1电路间的连接的第1连接变更电路；以及第2封装体，安装在所述第2主面，具有第2半导体芯片，所述第2半导体芯片包含多个第2输入输出端子、多个第2电路、及变更所述第2输入输出端子与所述第2电路间的连接的第2连接变更电路；且所述第2输入输出端子基于第1连接规则，与所述第1输入输出端子电连接，在所述第2输入输出端子接收到第1信号时，所述第2连接变更电路基于所述第1连接规则，变更所述第2输入输出端子与所述第2电路间的连接。2.根据权利要求1所述的半导体存储装置，其中在所述第2输入输出端子接收到第1信号时，使所述第2半导体芯片成为使能状态，使所述第1半导体芯片成为失能状态。3.根据权利要求1所述的半导体存储装置，其中所述第1信号包含具有多个位列的第1指令，且所述第1指令的低阶位与高阶位以所述位列的中央为对称轴而对称。4.根据权利要求3所述的半导体存储装置，其中基...
【专利技术属性】
技术研发人员：铃木俊宏，长井裕士，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP
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