具有数据总线的半导体分层装置制造方法及图纸

本发明专利技术描述半导体芯片之间的数据通信的设备及方法。实例设备包含：第一半导体芯片及第二半导体芯片，其经由提供于所述第一半导体芯片及所述第二半导体芯片中的一者中的穿衬底通孔TSV与彼此堆叠。所述第一半导体芯片及第二半导体芯片通过使用已使用DBI算法编码的数据总线反转数据与彼此通信。

【技术实现步骤摘要】
【国外来华专利技术】具有数据总线的半导体分层装置
技术介绍
高数据可靠性、高存储器存取速度、更低电力消耗及减小的芯片尺寸是半导体存储器要求的特征。近年来，已引入了三维(3D)存储器装置。一些3D存储器装置通过垂直堆叠芯片(例如，裸片)并使用穿衬底通孔(TSV)互连所述芯片而形成。3D存储器装置的益处包含：更短互连件，其减少电路延迟及电力消耗；层之间的大量垂直通孔，其允许不同层中的功能块之间的宽带宽总线；及相当小的占用面积。因此，3D存储器装置有助于更高存储器存取速度、更低电力消耗及芯片尺寸减小。实例3D存储器装置包含混合存储器立方体(HMC)、高带宽存储器(HBM)及宽I/O动态随机存取存储器(DRAM)。举例来说，高带宽存储器(HBM)是一种包含高性能DRAM接口及垂直堆叠式DRAM的存储器。四个DRAM芯片(例如，核心芯片)的典型HBM堆叠每芯片具有两个128位信道，总共八个输入/输出信道，且总宽度为1024位。HBM的接口(IF)芯片提供具有八个输入/输出信道的接口，八个输入/输出信道独立于彼此起作用。在HBM中，芯片之间(例如，接口芯片与核心芯片之间)经由穿衬底通孔(TSV)的数据传输可导致高电力消耗，这是由于电流在作为电容器的TSV处充电及放电。
技术实现思路
根据本专利技术的实施例的实例设备可包含第一及第二半导体芯片，其经由提供于所述第一及第二半导体芯片中的至少一者中的穿衬底通孔(TSV)与彼此堆叠。所述第一及第二半导体芯片可经配置以通过使用已使用数据总线反转(DBI)算法编码的DBI数据与彼此通信。根据本专利技术的实施例的实例半导体装置可包含：多个输入端子，其可接收输入数据；多个输出端子；第一端子，其可接收与所述输入数据相关联的第一信号；第二端子；DBI编码器，其耦合于所述多个输入端子与所述多个输出端子之间且被供应DBI启用信号，及选择器电路，其耦合到所述第一端子、所述第二端子及所述DBI编码器。所述DBI编码器可当所述DBI启用信号指示第一状态时对所述输入数据启用DBI编码操作以生成第一输出数据并将所述第一输出数据提供到所述多个输出端子；当所述DBI启用信号指示所述第一状态时生成与所述第一输出数据相关联的第二信号；及当所述DBI启用信号指示第二状态时对所述输入数据停用所述DBI编码操作以生成第二输出数据并将所述第二输出数据提供到所述多个输出端子。所述选择器电路可当所述DBI启用信号指示所述第二状态时向所述第二端子提供第一信号且当所述DBI启用信号指示所述第一状态时向所述第二端子提供所述第二信号。根据本专利技术的实施例的实例系统可包含：控制器，其可提供第一及第二数据中的至少一者，所述第一数据使用DBI算法编码且所述第二数据不使用所述DBI算法编码；第一芯片，其耦合到所述控制器；及第二芯片，其耦合到所述第一芯片。所述第一芯片可当所述控制器提供所述第一数据时将所述第一数据传递到所述第二芯片；当所述控制器提供所述第二数据时将所述第二数据转换成使用所述DBI算法编码的第三数据；且可进一步将所述第三数据提供到所述第二芯片。附图说明图1是根据本专利技术的实施例的半导体装置中的接口(IF)芯片及多个核心芯片的示意图。图2A是根据本专利技术的实施例的主机装置及包含半导体装置中的IF芯片及核心芯片的存储器装置的框图。图2B是根据本专利技术的实施例的图2A的模式寄存器设置及IF芯片的启用输入的真值表。图3A是根据本专利技术的实施例的主机装置及包含半导体装置中的IF芯片及核心芯片的存储器装置的框图。图3B是根据本专利技术的实施例的图3A的模式寄存器设置及核心芯片的启用输入的真值表。图4A是根据本专利技术的实施例的主机装置及包含半导体装置中的IF芯片及核心芯片的存储器装置的框图。图4B是根据本专利技术的实施例的图4A的模式寄存器设置及IF芯片的启用输入的真值表。图5是根据本专利技术的实施例的包含DBI计算电路的存储器装置的框图。图6是根据本专利技术的实施例的包含DBI计算电路的存储器装置的框图。图7是根据本专利技术的实施例的包含DBI计算电路的存储器装置的框图。图8是根据本专利技术的实施例的主机装置及包含半导体装置中的IF芯片及核心芯片的存储器装置的框图。图9是根据本专利技术的实施例的包含DBI计算电路的存储器装置的框图。具体实施方式下文将参考附图详细地解释本专利技术的各种实施例。以下详细描述指代通过说明展示特定方面及其中可实践本专利技术的实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践本专利技术。可利用其它实施例，且可在不背离本专利技术的范围的情况下做出结构改变、逻辑改变及电改变。本文揭示的各种实施例不一定是互相排斥的，这是因为揭示的一些实施例可与揭示的一或多个其它实施例组合以形成新的实施例。图1是根据本专利技术的实施例的半导体装置中的接口(IF)芯片及多个核心芯片的示意图。举例来说，半导体装置1可为3D存储器装置，例如HBM、HMC、宽IODRAM等。半导体装置1通过垂直堆叠芯片形成，如图1中展示。堆叠式芯片可包含各自分别经指派有堆叠ID“0”及“1”的两个堆叠12及13。每一堆叠12及13可分别包含核心芯片12a到12d及13a到13d。每一堆叠每芯片具有两个128位信道，总共八个输入/输出信道，且总宽度为1024位。半导体装置1的接口(IF)芯片11可在核心芯片12a到12d及13a到13d与可为存储器控制器(未展示)通孔的主机装置之间提供具有八个输入/输出信道的接口，八个输入/输出信道独立于彼此起作用。IF芯片11可经由128个数据队列(DQ)将每一信道耦合到主机装置。在此实例中，核心芯片12a到12d及13a到13d中的每一核心芯片可为包含两个信道的存储器芯片。当通过共享信道存取时，耦合到信道(CH)0及CH2的核心芯片12a及13a、耦合到CH1及CH3的核心芯片12b及13b、耦合到CH4及CH6的核心芯片12c及13c及耦合到CH5及CH7的核心芯片12d及13d可通过堆叠ID区分。举例来说，当CH5及CH7可被存取时，核心芯片12d及核心芯片13d可为用于数据存取的有源芯片。每一信道可包含多个存储器单元及存取所述存储器单元的电路。举例来说，存储器单元可为DRAM存储器单元。在每一核心芯片中，可激活每一信道的阵列带。举例来说，可激活图1中的核心芯片13d的CH5及CH7的阵列带。为了减少总共1024个位的宽度的高速数据存取中的电力消耗及切换噪声，3D装置可包含数据总线反转(“DBI”)系统。DBI系统使用DBI算法编码写入数据且将指示所述写入数据是否已被反转的DBI位从主机装置传输到存储器装置芯片。举例来说，DBI-AC算法可比较当前数据位与先前数据位，且可通过当在先前数据位与当前数据位之间同时转变的数据位的数目多于数据位的数目的一半时在反转之后传输所述数据位来进一步最小化同时转变的数目位的数目。图2A是根据本专利技术的实施例的主机装置2及包含半导体装置中的IF芯片11的存储器装置1的框图。存储器装置1可包含与彼此堆叠的IF芯片11及核心芯片12。主机装置2及存储器装置1可传送已使用DBI算法转换(例如，编码、解码等)的DBI数据。主机装置2可包含DBI编码器21。在写入数据位时，DBI编码器21可在于数据输入节点(Di)处接收到先前数据位(Dpre)之后接收当前数据位(本文档来自技高网...

【技术保护点】
1.一种设备，其包括第一及第二半导体芯片，所述第一及第二半导体芯片经由提供于第一及第二半导体芯片中的至少一者中的穿衬底通孔TSV与彼此堆叠，所述第一及第二半导体芯片经配置以通过使用已使用数据总线反转DBI算法编码的DBI数据与彼此通信。

【技术特征摘要】
【国外来华专利技术】2016.08.10 US 15/233,8211.一种设备，其包括第一及第二半导体芯片，所述第一及第二半导体芯片经由提供于第一及第二半导体芯片中的至少一者中的穿衬底通孔TSV与彼此堆叠，所述第一及第二半导体芯片经配置以通过使用已使用数据总线反转DBI算法编码的DBI数据与彼此通信。2.根据权利要求1所述的设备，其中所述第二半导体芯片包括存储器单元阵列及耦合到所述存储器单元阵列的第一DBI计算电路，其中所述第一DBI计算电路经配置以从所述第一半导体芯片接收第一DBI数据、用所述DBI算法解码所述第一DBI数据，且进一步经配置以将所述经解码第一DBI数据提供到所述存储器单元阵列，且其中所述第一DBI计算电路进一步经配置以从所述存储器单元阵列接收单元数据、用所述DBI算法将所述单元数据编码成第二DBI数据，且进一步经配置以将所述第二DBI数据传输到所述第一半导体芯片。3.根据权利要求2所述的设备，其中所述第一半导体芯片经配置以传递所述第一DBI数据及所述第二DBI数据。4.根据权利要求2所述的设备，其中所述第一半导体芯片包括：第二DBI计算电路，其经配置以响应于启用信号从控制器接收第一数据、用所述DBI算法将所述第一数据编码成所述第一DBI数据，且进一步经配置以将所述第一DBI数据提供到所述第二半导体芯片，其中所述第二DBI计算电路进一步经配置以响应于所述启用信号从所述第一DBI计算电路接收所述第二DBI数据、用所述DBI算法将所述第二DBI数据解码成第二数据，且进一步经配置以将所述第二数据传输到所述控制器。5.根据权利要求1所述的设备，其中所述设备进一步包括：数据总线，其经配置以在所述第一半导体芯片与所述第二半导体芯片之间传送所述DBI数据，其中所述第一半导体芯片包括驱动器及接收器，其经配置以将第一数据提供到所述数据总线且进一步经配置以从所述数据总线接收第二数据，且其中所述第二半导体芯片包括驱动器及接收器，其经配置以将所述第二数据提供到所述数据总线且进一步经配置以从所述数据总线接收所述第一数据。6.根据权利要求5所述的设备，其中所述数据总线是电荷再循环总线CRB数据总线，其包括串联耦合于第一电压与低于所述第一电压的第二电压之间的多个总线通道，所述数据总线经配置以在电荷再循环技术中在所述第一半导体芯片与所述第二半导体芯片之间传输所述数据。7.根据权利要求6所述的设备，其中所述第一半导体芯片包括：多个输入端子，其经配置以接收输入数据；多个输出端子，其经配置以传输输出数据；及第一DBI计算电路，其耦合于所述多个输入端子与所述数据总线之间，其中所述第一DBI计算电路经配置以从所述多个输入端子接收所述输入数据、用所述DBI算法将所述输入数据解码成所述第一数据，且进一步经配置以将所述第一数据提供到所述数据总线，且其中所述第一DBI计算电路进一步经配置以从所述数据总线接收所述第二数据、用所述DBI算法将所述第二数据编码成所述输出数据，且进一步经配置以将所述输出数据传输到所述多个输出端子。8.根据权利要求7所述的设备，其中所述第一半导体芯片进一步包括耦合于所述DBI计算电路与所述数据总线之间的多输入签名寄存器MISR及线性反馈移位寄存器LFSR计算电路，其中所述MISR及LFSR计算电路经配置以从所述DBI计算电路接收所述第一数据、对所述第一数据执行MISR及LFSR计算，且进一步经配置以在MISR及LFSR计算之后将所述第一数据提供到所述数据总线。9.根据权利要求7所述的设备，其中所述第一半导体芯片进一步包括耦合于所述多个输入端子与所述DBI计算电路之间的多输入签名寄存器MISR及线性反馈移位寄存器LFSR计算电路，其中所述MISR及LFSR计算电路经配置以从所述多个输入端子接收所述输入数据、对所述输入数据执行MISR及LFSR计算，且进一步经配置以在MISR及LFSR计算之后将所述输入数据提供到所述DBI计算电路。10.根据权利要求6所述的设备，其中所述第二半导体芯片进一步包括用于内部数据通信的CRB数据总线。11.一种半导体装置，其包括：多个输入端子，其经配置以接收输入数据；多个输出端子；第一端子，其经配置以接收与所述输入数据相关联的第一信号；第二端子；及DBI编码器，其耦合于所述多个输入端子与所述多个输出端子之间且被供应DBI启用信号，所述DB...

【专利技术属性】
技术研发人员：近藤力，堂野千秋，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US