半导体器件制造技术

提供了一种半导体器件，该半导体器件包括：基底，包括第一区域和第二区域；以及第一晶体管和第二晶体管，分别形成在第一区域和第二区域中。第一晶体管包括位于基底上的第一栅极绝缘层、位于第一栅极绝缘层上且接触第一栅极绝缘层的第一TiN层以及位于第一TiN层上的第一填充层。第二晶体管包括位于基底上的第二栅极绝缘层、位于第二栅极绝缘层上且接触第二栅极绝缘层的第二TiN层以及位于第二TiN层上的第二填充层。第一晶体管的阈值电压绝对值小于第二晶体管的阈值电压，第二栅极绝缘层不包括镧基材料，第一TiN层的一部分的氧含量大于第二TiN层的氧含量。

semiconductor device

【技术实现步骤摘要】
半导体器件本申请要求于2018年1月9日在韩国知识产权局提交的第10-2018-0002753号韩国专利申请的权益，该韩国专利申请的公开通过引用全部包含于此。
专利技术构思涉及一种半导体器件。
技术介绍
半导体器件可以包括具有不同阈值电压的晶体管。具有不同阈值电压的晶体管的示例包括逻辑晶体管和静态随机存取存储器(SRAM)晶体管或动态随机存取存储器(DRAM)晶体管的组合。同时，正在研究控制半导体器件中包括的晶体管的阈值电压的各种方法。
技术实现思路
专利技术构思的多方面提供一种包括具有不同阈值电压的多个晶体管的半导体器件。然而，专利技术构思的多方面不限于这里所述的一方面。通过参考下面给出的专利技术构思的详细描述，对于专利技术构思所属领域的普通技术人员，专利技术构思的以上和其它方面将变得更加明显。根据专利技术构思的一些示例实施例，提供了一种半导体器件，半导体器件包括：基底，包括第一区域和第二区域；以及第一晶体管和第二晶体管，分别形成在第一区域和第二区域中。第一晶体管包括位于基底上的第一栅极绝缘层、位于第一栅极绝缘层上且接触第一栅极绝缘层的第一TiN层以及位于第一TiN层上的第一填充层，第二晶体管包括位于基底上的第二栅极绝缘层、位于第二栅极绝缘层上且接触第二栅极绝缘层的第二TiN层以及位于第二TiN层上的第二填充层。第一晶体管的阈值电压绝对值小于第二晶体管的阈值电压，第二栅极绝缘层不包括镧基材料，第一TiN层的一部分的氧含量大于第二TiN层的氧含量。根据专利技术构思的一些示例实施例，提供了一种半导体器件，半导体器件包括：基底，包括第一区域、第二区域、第三区域、第四区域、第五区域和第六区域；第一晶体管、第二晶体管和第三晶体管，分别形成在第一区域至第三区域中，第一晶体管至第三晶体管为p沟道金属氧化物半导体晶体管；第四晶体管、第五晶体管和第六晶体管，分别形成在第四区域至第六区域中，第四晶体管至第六晶体管为n沟道金属氧化物半导体晶体管。第一晶体管包括位于基底上的第一栅极绝缘层、位于第一栅极绝缘层上且接触第一栅极绝缘层的第一TiN层以及位于第一TiN层上的第一填充层，第二晶体管包括位于基底上的第二栅极绝缘层、位于第二栅极绝缘层上且接触第二栅极绝缘层的第二TiN层以及位于第二TiN层上的第二填充层，第三晶体管包括位于基底上的第三栅极绝缘层、位于第三栅极绝缘层上且接触第三栅极绝缘层的第三TiN层以及位于第三TiN层上的第三填充层，第四晶体管包括位于基底上的第四栅极绝缘层、位于第四栅极绝缘层上且接触第四栅极绝缘层的第四TiN层以及位于第四TiN层上的第四填充层，第五晶体管包括位于基底上的第五栅极绝缘层、位于第五栅极绝缘层上且接触第五栅极绝缘层的第五TiN层以及位于第五TiN层上的第五填充层，第六晶体管包括位于基底上的第六栅极绝缘层、位于第六栅极绝缘层上且接触第六栅极绝缘层的第六TiN层以及位于第六TiN层上的第六填充层。第二TiN层的第二厚度小于第一TiN层的第一厚度且大于第三TiN层的第三厚度，第四TiN层的第四厚度和第五TiN层的第五厚度小于第六TiN层的第六厚度，第四栅极绝缘层包括镧基材料，第二栅极绝缘层不包括镧基材料。根据专利技术构思的一些示例实施例，提供了一种半导体器件，半导体器件包括：基底，包括第一区域、第二区域和第三区域；第一晶体管、第二晶体管和第三晶体管，分别形成在第一区域至第三区域中，第一晶体管至第三晶体管为p沟道金属氧化物半导体晶体管。第一晶体管包括位于基底上的第一栅极绝缘层、位于第一栅极绝缘层上且接触第一栅极绝缘层的第一TiN层以及位于第一TiN层上的第一填充层，第二晶体管包括位于基底上的第二栅极绝缘层、位于第二栅极绝缘层上且接触第二栅极绝缘层的第二TiN层以及位于第二TiN层上的第二填充层，第三晶体管包括位于基底上的第三栅极绝缘层、位于第三栅极绝缘层上且接触第三栅极绝缘层的第三TiN层以及位于第三TiN层上的第三填充层。第二TiN层的第二厚度小于第一TiN层的第一厚度且大于第三TiN层的第三厚度，第一TiN层的一部分的氧含量大于第二TiN层的氧含量和第三TiN层的氧含量。附图说明下面通过结合附图对实施例进行描述，这些和/或其它方面将变得明显并且更加易于理解，在附图中：图1至图4分别示出根据示例实施例的半导体器件；图5是根据示例实施例的半导体器件的布局图；图6是沿图6中的线A-A、线B-B和线C-C截取的剖视图；图7是沿图5的线D-D截取的剖视图；图8是根据示例实施例的半导体器件的布局图；图9是沿图8的线E-E、线F-F和线G-G截取的剖视图；图10是沿图8中的线H-H截取的剖视图；图11和图12分别示出根据示例实施例的半导体器件。具体实施方式在与根据示例实施例的半导体器件有关的附图中，作为示例示出了包括鳍图案形状的沟道区的鳍式场效应晶体管(FinFET)。然而，示例实施例不限于FinFET。根据示例实施例的半导体器件还可以包括隧穿FET、包括纳米线的晶体管、包括纳米片的晶体管或者三维(3D)晶体管。另外，根据示例实施例的半导体器件可以包括双极结型晶体管、横向双扩散晶体管(LDMOS)等。图1示出根据示例实施例的半导体器件。参照图1，根据示例实施例的半导体器件可以包括形成在基底100上的第一晶体管101、第二晶体管201和第三晶体管301。基底100可以包括第一区域I、第二区域II和第三区域III。第一区域I、第二区域II和第三区域III可以彼此分开或者可以彼此连接。第一区域I、第二区域II和第三区域III可以包括在执行同一功能的部分中，例如，包括在逻辑区域或输入/输出(I/O)区域中。可选择地，第一区域I、第二区域II和第三区域III中的每个可以包括在执行不同功能的多个部分中的一个部分中，例如，包括在逻辑区域、静态随机存取存储器(SRAM)区域和I/O区域中的一个区域中。在根据参照图1描述的示例实施例的半导体器件中，第一区域I、第二区域II和第三区域III中的每个可以是其中形成有p沟道金属氧化物半导体(PMOS)晶体管的区域。基底100可以是或者可以包括体硅基底或绝缘体上硅(SOI)基底。另外，基底100可以是或者可以包括但不限于硅基底或由诸如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓等其它材料制成的基底。在下面的描述中，为了易于描述，假设基底100被假定为是包含硅的基底。第一晶体管101可以形成在第一区域I中，第二晶体管201可以形成在第二区域II中，并且第三晶体管301可以形成在第三区域III中。由于第一区域I、第二区域II和第三区域III中的每个区域是其中形成有PMOS晶体管的区域，所以第一晶体管101、第二晶体管201和第三晶体管301中的每个晶体管可以是p型晶体管。第一晶体管101可以包括第一栅极绝缘层130、第一栅电极结构120、第一栅极间隔件140和第一源区/漏区150。第二晶体管201可以包括第二栅极绝缘层230、第二栅电极结构220、第二栅极间隔件240和第二源区/漏区250。第三晶体管301可以包括第三栅极绝缘层330、第三栅电极结构320、第三栅极间隔件340和第三源区/漏区350。下面将描述第一晶体管101、第二晶体管102和第三晶体管301中的每个晶体管所包括本文档来自技高网...

【技术保护点】
1.一种半导体器件，所述半导体器件包括：基底，包括第一区域和第二区域；以及第一晶体管和第二晶体管，分别形成在第一区域和第二区域中，其中，第一晶体管包括位于基底上的第一栅极绝缘层、位于第一栅极绝缘层上且接触第一栅极绝缘层的第一TiN层以及位于第一TiN层上的第一填充层，第二晶体管包括位于基底上的第二栅极绝缘层、位于第二栅极绝缘层上且接触第二栅极绝缘层的第二TiN层以及位于第二TiN层上的第二填充层，其中，第一晶体管的阈值电压绝对值小于第二晶体管的阈值电压，第二栅极绝缘层不包括镧基材料，第一TiN层的一部分的氧含量大于第二TiN层的氧含量。

【技术特征摘要】
2018.01.09 KR 10-2018-00027531.一种半导体器件，所述半导体器件包括：基底，包括第一区域和第二区域；以及第一晶体管和第二晶体管，分别形成在第一区域和第二区域中，其中，第一晶体管包括位于基底上的第一栅极绝缘层、位于第一栅极绝缘层上且接触第一栅极绝缘层的第一TiN层以及位于第一TiN层上的第一填充层，第二晶体管包括位于基底上的第二栅极绝缘层、位于第二栅极绝缘层上且接触第二栅极绝缘层的第二TiN层以及位于第二TiN层上的第二填充层，其中，第一晶体管的阈值电压绝对值小于第二晶体管的阈值电压，第二栅极绝缘层不包括镧基材料，第一TiN层的一部分的氧含量大于第二TiN层的氧含量。2.根据权利要求1所述的半导体器件，其中，第一TiN层的第一厚度大于第二TiN层的第二厚度。3.根据权利要求1所述的半导体器件，所述半导体器件还包括形成在基底的第三区域中的第三晶体管，其中，第三晶体管包括位于基底上的第三栅极绝缘层、位于第三栅极绝缘层上且接触第三栅极绝缘层的第三TiN层以及位于第三TiN层上的第三填充层，其中，第一晶体管和第二晶体管均为p沟道金属氧化物半导体晶体管，第三晶体管为n沟道金属氧化物半导体晶体管，第三栅极绝缘层包括镧基材料。4.根据权利要求3所述的半导体器件，所述半导体器件还包括位于基底的第四区域中的第四晶体管，第四晶体管为n沟道金属氧化物半导体晶体管，其中，第四晶体管包括位于基底上的第四栅极绝缘层、位于第四栅极绝缘层上且接触第四栅极绝缘层的第四TiN层以及位于第四TiN层上的第四填充层，其中，第三TiN层的第三厚度等于第四TiN层的第四厚度，第三晶体管的阈值电压绝对值小于第四晶体管的阈值电压，第四栅极绝缘层不包括镧基材料。5.根据权利要求1所述的半导体器件，所述半导体器件还包括：第一沟槽，形成在基底的第一区域中；第二沟槽，形成在基底的第二区域中，其中，第一栅极绝缘层、第一TiN层和第一填充层填充第一沟槽，第二栅极绝缘层、第二TiN层和第二填充层填充第二沟槽。6.根据权利要求5所述的半导体器件，其中，第一填充层和第二填充层包括钛铝碳。7.一种半导体器件，所述半导体器件包括：基底，包括第一区域、第二区域、第三区域、第四区域、第五区域和第六区域；第一晶体管、第二晶体管和第三晶体管，分别形成在第一区域至第三区域中，第一晶体管至第三晶体管为p沟道金属氧化物半导体晶体管；第四晶体管、第五晶体管和第六晶体管，分别形成在第四区域至第六区域中，第四晶体管至第六晶体管为n沟道金属氧化物半导体晶体管，其中，第一晶体管包括位于基底上的第一栅极绝缘层、位于第一栅极绝缘层上且接触第一栅极绝缘层的第一TiN层以及位于第一TiN层上的第一填充层，第二晶体管包括位于基底上的第二栅极绝缘层、位于第二栅极绝缘层上且接触第二栅极绝缘层的第二TiN层以及位于第二TiN层上的第二填充层，第三晶体管包括位于基底上的第三栅极绝缘层、位于第三栅极绝缘层上且接触第三栅极绝缘层的第三TiN层以及位于第三TiN层上的第三填充层，第四晶体管包括位于基底上的第四栅极绝缘层、位于第四栅极绝缘层上且接触第四栅极绝缘层的第四TiN层以及位于第四TiN层上的第四填充层，第五晶体管包括位于基底上的第五栅极绝缘层、位于第五栅极绝缘层上且接触第五栅极绝缘层的第五TiN层以及位于第五TiN层上的第五填充层，第六晶体管包括位于基底上的第六栅极绝缘层、位于第六栅极绝缘层上且接触第六栅极绝缘层的第六TiN层以及位于第六TiN层上的第六填充层，其中，第二TiN层的第二厚度小于第一TiN层的第一厚度且大于第三TiN层的第三厚度，第四TiN层的第四厚度和第五TiN层的第五厚度小于第六TiN层的第六厚度，...

【专利技术属性】
技术研发人员：金柱然，洪世基，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR