半导体电路和半导体电路系统技术方案

根据本发明专利技术的半导体电路包括：第一电路，产生在第一节点的电压的反相电压并且能够将该反相电压施加于第二节点；第二电路，产生在第二节点的电压的反相电压并且能够将该反相电压施加于第一节点；第一晶体管，当接通时将第一节点连接到第三节点；第一存储元件，具有连接到第三节点的第一端子和被施加控制电压的第二端子，并且能够处于第一阻态或第二阻态；第一电压设置电路，连接到第三节点，并且能够将在第三节点的电压设置为与在第一节点和第二节点之中的规定节点的电压对应的电压；和驱动部分，控制第一晶体管的操作，同时设置控制电压。

Semiconductor Circuit and Semiconductor Circuit System

The semiconductor circuit according to the present invention includes: a first circuit, which generates an inverted voltage of the voltage at the first node and can apply the inverted voltage to the second node; a second circuit, which generates an inverted voltage of the voltage at the second node and can apply the inverted voltage to the first node; a first transistor, which connects the first node to the third node when turned on; and a first storage. A storage element has a first terminal connected to the third node and a second terminal applied with a control voltage, and can be in a first or second resistance state; a first voltage setting circuit, connected to the third node, and able to set the voltage of the third node to a voltage corresponding to the voltage of the specified node in the first node and the second node; and a driving part, to control. The operation of the first transistor and the control voltage are set at the same time.

【技术实现步骤摘要】
【国外来华专利技术】半导体电路和半导体电路系统
本公开涉及一种半导体电路和半导体电路系统。
技术介绍
从生态角度，电子设备被期待具有减少的功耗。例如，对于半导体电路，经常使用所谓的功率门控，一种被设计为通过选择性地暂停一些电路的供电来减少功耗的技术。因此，希望在供电重新开始之后，其供电被暂停的电路立即返回到在供电被暂停之前的操作状态。用于在这种短时间内实现返回操作的方法之一是将非易失性存储元件包括在所述电路中。例如，PTL1公开这样一种电路：包括作为易失性存储器的静态随机存取存储器(SRAM)和自旋转移力矩存储元件的组合。引用列表专利文献PTL1:WO2009/028298
技术实现思路
同时，希望这种包括存储元件的电路减少引起干扰的可能性，并且期待另外的改进。希望提供一种使得可减少引起干扰的可能性的半导体电路和半导体电路系统。根据本公开的一个实施例的第一半导体电路包括第一电路、第二电路、第一晶体管、第一存储元件、第一电压设置电路和驱动器。第一电路能够产生在第一节点的电压的反相电压，并且将该反相电压施加于第二节点。第二电路能够产生在第二节点的电压的反相电压，并且将该反相电压施加于第一节点。第一晶体管通过接通而将第一节点耦接到第三节点。第一存储元件具有耦接到第三节点的第一端子和被提供控制电压的第二端子，并且能够呈现第一阻态或第二阻态。第一电压设置电路被耦接到第三节点，并且能够将在第三节点的电压设置为与在第一节点和第二节点中的预定节点的电压对应的电压。驱动器控制第一晶体管的操作，并且设置控制电压。根据本公开的一个实施例的第二半导体电路包括第一电路、第二电路、第一晶体管、第十六晶体管、第一存储元件、第三存储元件、第一电压设置电路、第三电压设置电路和驱动器。第一电路能够产生在第一节点的电压的反相电压，并且将该反相电压施加于第二节点。第二电路能够产生在第二节点的电压的反相电压，并且将该反相电压施加于第一节点。第一晶体管通过接通而将第一节点耦接到第三节点。第十六晶体管通过接通而将第二节点耦接到第七节点。第一存储元件具有耦接到第三节点的第一端子和被提供控制电压的第二端子，并且能够呈现第一阻态或第二阻态。第三存储元件具有耦接到第七节点的第一端子和被提供控制电压的第二端子，并且能够呈现第一阻态或第二阻态。第一电压设置电路被耦接到第三节点，并且能够将在第三节点的电压设置为与在第一节点和第二节点中的预定节点的电压对应的电压。第三电压设置电路被耦接到第七节点，并且将在第七节点的电压设置为与在第一节点和第二节点中的所述预定节点的电压对应的电压。驱动器控制第一晶体管和第十六晶体管中的每个晶体管的操作，并且设置控制电压。根据本公开的一个实施例的第一半导体电路系统包括存储部分和控制器。存储部分包括前面的第一半导体电路。根据本公开的一个实施例的第二半导体电路系统包括存储部分和控制器。存储部分包括前面的第二半导体电路。在根据本公开的一个实施例的第一半导体电路和第一半导体电路系统中，通过第一电路和第二电路，相对于彼此反相的电压出现在第一节点和第二节点。接通第一晶体管将第一节点耦接到第三节点。第三节点被耦接到第一存储元件的一端。第一存储元件具有被提供控制电压的另一端。控制电压由驱动器设置。另外，第一电压设置电路被耦接到第三节点。第一电压设置电路将在第三节点的电压设置为与在第一节点或第二节点之一的电压对应的电压。在根据本公开的一个实施例的第二半导体电路和第二半导体电路系统中，通过第一电路和第二电路，相对于彼此反相的电压出现在第一节点和第二节点。接通第一晶体管将第一节点耦接到第三节点。第三节点被耦接到第一存储元件的一端。第一存储元件具有被提供控制电压的另一端。控制电压由驱动器设置。另外，第一电压设置电路被耦接到第三节点。第一电压设置电路将在第三节点的电压设置为与在第一节点或第二节点之一的电压对应的电压。接通第十六晶体管将第二节点耦接到第七节点。第七节点被耦接到第三存储元件的一端。第一存储元件具有被提供控制电压的另一端。另外，第三电压设置电路被耦接到第七节点。第三电压设置电路将在第七节点的电压设置为与在第一节点或第二节点之一的电压对应的电压。根据本公开的实施例中的第一半导体电路和第一半导体电路系统，在第三节点的电压通过使用第一电压设置电路而被设置为与在第一节点和第二节点中的预定节点的电压对应的电压。这使得可减少引起干扰的可能性。根据本公开的实施例中的第二半导体电路和第二半导体电路系统，在第三节点的电压通过使用第一电压设置电路而被设置为与在第一节点和第二节点中的预定节点的电压对应的电压，并且在第七节点的电压通过使用第三电压设置电路而被设置为与在第一节点和第二节点中的所述预定节点的电压对应的电压。这使得可减少引起干扰的可能性。应该注意的是，这里描述的效果未必是限制性的，并且可具有在本公开中描述的任何效果。附图说明图1是表示根据本公开的一个实施例的半导体电路的结构的示例的方框图。图2是表示根据第一实施例的存储器单元(memorycell)的结构的示例的电路图。图3是表示包括图2中示出的存储器单元的存储器单元阵列的结构的示例的电路图。图4描述图2中示出的存储器单元的操作的示例。图5A是表示图2中示出的存储器单元的操作的示例的电路图。图5B是表示图2中示出的存储器单元的操作的示例的另一电路图。图5C是表示图2中示出的存储器单元的操作的示例的另一电路图。图5D是表示图2中示出的存储器单元的操作的示例的另一电路图。图5E是表示图2中示出的存储器单元的操作的示例的另一电路图。图6是描述图2中示出的存储器单元的操作的示例的另一示图。图7是表示根据比较示例的存储器单元的结构的示例的电路图。图8描述图7中示出的存储器单元的操作的示例。图9A是表示图7中示出的存储器单元的操作的示例的电路图。图9B是表示图7中示出的存储器单元的操作的示例的另一电路图。图10是表示图2中示出的存储器单元的结构的示例的布局图。图11描述存储元件的耦接。图12是描述存储元件的耦接的另一示图。图13是描述存储元件的耦接的另一示图。图14是描述存储元件的耦接的另一示图。图15是描述根据比较示例的存储元件的耦接的另一示图。图16描述根据第一实施例的修改示例的存储器单元的操作的示例。图17A是表示图16中示出的存储器单元的操作的示例的电路图。图17B是表示图16中示出的存储器单元的操作的示例的另一电路图。图18是表示根据第一实施例的另一修改示例的存储器单元的结构的示例的电路图。图19A是表示图18中示出的存储器单元的操作的示例的电路图。图19B是表示图18中示出的存储器单元的操作的示例的另一电路图。图20是表示根据第一实施例的另一修改示例的存储器单元的结构的示例的电路图。图21是表示包括图20中示出的存储器单元的存储器单元阵列的结构的示例的电路图。图22是表示根据第一实施例的另一修改示例的存储器单元的结构的示例的电路图。图23是表示包括图22中示出的存储器单元的存储器单元阵列的结构的示例的电路图。图24是表示图22中示出的存储器单元的结构的示例的布局图。图25是表示包括图22中示出的存储器单元的存储器单元阵列的结构的另一示例的电路图。图26是表示根据第一实施例的另一修改示例的存储器单元的结构的示例的电路图。图2本文档来自技高网...

【技术保护点】
1.一种半导体电路，包括：第一电路，能够产生在第一节点处的电压的反相电压并且将该反相电压施加于第二节点；第二电路，能够产生在第二节点处的电压的反相电压并且将该反相电压施加于第一节点；第一晶体管，通过接通而将第一节点耦接到第三节点；第一存储元件，具有耦接到第三节点的第一端子和被提供控制电压的第二端子，第一存储元件能够呈现第一阻态或第二阻态；第一电压设置电路，耦接到第三节点，第一电压设置电路能够将在第三节点处的电压设置为与在第一节点和第二节点中的预定节点处的电压对应的电压；以及驱动器，控制第一晶体管的操作并且设置控制电压。

【技术特征摘要】
【国外来华专利技术】2016.11.14 JP 2016-2219771.一种半导体电路，包括：第一电路，能够产生在第一节点处的电压的反相电压并且将该反相电压施加于第二节点；第二电路，能够产生在第二节点处的电压的反相电压并且将该反相电压施加于第一节点；第一晶体管，通过接通而将第一节点耦接到第三节点；第一存储元件，具有耦接到第三节点的第一端子和被提供控制电压的第二端子，第一存储元件能够呈现第一阻态或第二阻态；第一电压设置电路，耦接到第三节点，第一电压设置电路能够将在第三节点处的电压设置为与在第一节点和第二节点中的预定节点处的电压对应的电压；以及驱动器，控制第一晶体管的操作并且设置控制电压。2.如权利要求1所述的半导体电路，其中所述第一电压设置电路包括：第二晶体管，具有源极和耦接到第三节点的漏极，第二晶体管基于在第一节点和第二节点中的所述预定节点处的电压而接通和断开并且通过接通而向第三节点提供第一电压，和第三晶体管，具有源极和耦接到第三节点的漏极，第三晶体管基于在第一节点和第二节点中的所述预定节点处的电压而接通和断开并且通过接通而向第三节点提供第二电压。3.如权利要求2所述的半导体电路，还包括：第四晶体管，具有被施加第一电压的源极和耦接到第二晶体管的源极的漏极，第四晶体管通过接通而向第二晶体管的源极提供第一电压；和第五晶体管，具有被施加第二电压的源极和耦接到第三晶体管的源极的漏极，第五晶体管通过接通而向第三晶体管的源极提供第二电压，其中所述驱动器还控制第四晶体管和第五晶体管的操作。4.如权利要求3所述的半导体电路，其中在第一时间段中的第一子时间段中，所述驱动器执行用于设置控制电压的第一驱动，第一驱动用于断开第一晶体管并且接通第四晶体管，并且将从第一电压观察的控制电压的极性设置为第一极性，在第一时间段中的第二子时间段中，驱动器执行用于设置控制电压的第二驱动，第二驱动用于断开第一晶体管并且接通第五晶体管，并且将从第二电压观察的控制电压的极性设置为不同于第一极性的第二极性，以及通过第一驱动和第二驱动，驱动器将第一存储元件的阻态设置为与在第一节点处的电压对应的阻态。5.如权利要求4所述的半导体电路，其中在第一时间段之后的第二时间段中，所述驱动器接通第一晶体管并且断开第四晶体管和第五晶体管，由此将在第一节点处的电压设置为与第一存储元件的阻态对应的电压。6.如权利要求5所述的半导体电路，包括：控制器，控制对第一电路和第二电路的供电，其中在第一时间段和第二时间段之间的第三时间段中，所述控制器停止对第一电路和第二电路的供电。7.如权利要求2所述的半导体电路，其中所述第二晶体管的源极被耦接到第一控制线，第三晶体管的源极被耦接到第二控制线，以及所述驱动器包括：第六晶体管，具有被施加第一电压的源极和耦接到第一控制线的漏极，第六晶体管通过接通而向第一控制线提供第一电压，和第七晶体管，具有被施加第二电压的源极和耦接到第二控制线的漏极，第七晶体管通过接通而向第二控制线提供第二电压。8.如权利要求7所述的半导体电路，还包括：第三电路，能够产生在第四节点处的电压的反相电压并且将该反相电压施加于第五节点；第四电路，能够产生在第五节点处的电压的反相电压并且将该反相电压施加于第四节点；第八晶体管，通过接通而将第四节点耦接到第六节点；第二存储元件，具有耦接到第六节点的第一端子和被提供控制电压的第二端子，第二存储元件能够呈现第一阻态或第二阻态；以及第二电压设置电路，耦接到第六节点，第二电压设置电路能够将在第六节点处的电压设置为与在第四节点和第五节点中的预定节点处的电压对应的电压，其中第二电压设置电路包括：第九晶体管，具有耦接到第六节点的漏极和耦接到第一控制线的源极，第九晶体管基于在第四节点和第五节点中的所述预定节点处的电压而接通和断开并且通过接通而向第六节点提供第一电压，和第十晶体管，具有耦接到第六节点的漏极和耦接到第二控制线的源极，第十晶体管基于在第四节点和第五节点中的所述预定节点处的电压而接通和断开并且通过接通而向第六节点提供第二电压。9.如权利要求1所述的半导体电路，其中所述第一电路和第二电路具有这样的结构，即在第一节点处的电压在电源激活之后容易地变为预定电压。10.如权利要求9所述的半导体电路，其中所述第一电路包括通过接通而耦接第一电源和第二节点的第十一晶体管，第一电源对应于所述预定电压，以及第二电路包括通过接通而耦接第一电源和第一节点的第十二晶体管，第十二晶体管具有比第十一晶体管的栅宽大的栅宽。11.如权利要求9所述的半导体电路，其中所述第二电路包括通过接通而耦接第二电源和第一节点的第十三晶体管，第二电源对应于与所述预定电压不同的电压，以及第一电路包括通过接通而耦接第二电源和第二节点的第十四晶体管，第十四晶体管具有比第十三晶体管的栅宽大的栅宽。12.如权利要求9所述的半导体电路，其中所述第一电路包括通过接通而耦接第一电源和第二节点的第十一晶体管，第一电源对应于所述预定电压，以及第二电路包括通过接通而耦接第一电源和第一节点的第十二晶体管，第十二晶体管具有比第十一晶体管的栅长小的栅长。13.如权利要求9所述的半导体电路，其中所述第二电路包括通过接通而耦接第二电源和第一节点的第十三晶体管，第二电源对应于与所述预定电压不同的电压，以及第一电路包括通过接通而耦接第二电源和第二节点的第十四晶体管，第十四晶体管具有比第十三晶体管的栅长小的栅长。14.如权利要求9所述的半导体电路，其中所述第二电路包括通过接通而耦接第一电源和第一节点的第十二晶体管，第一电源对应于所述预定电压，驱动器在第二时间段中接通第一晶体管，以及在第二时间段中，在电源激活之后经第十二晶体管从第一电源流到第一节点的电流的电流值处于第一电流值和第二电流值之间，第一电流值是当第一存储元件处于第一阻态时经第一晶体管从第一节点流到第一存储元件的电流的电流值，并且第二电流值是当第一存储元件处于第二阻态时经第一晶体管从第一节点流到第一存储元件的电流的电流值。15.如权利要求1所述的半导体电路，其中所述第一电路包括第十一晶体管和第十四晶体管，第十一晶体管通过接通而耦接第一电源和第二节点，第十四晶体管通过接通而耦接第二电源和第二节点，以及第二电路包括第十二晶体管和第十三晶体管，第十二晶体管通过接通而耦接第一电源和第一节点并且具有与第十一晶体管相同的尺寸，第十三晶体管通过接通而耦接第二电源和第一节点并且具有与第十四晶体管相同的尺寸。16.如权利要求1所述的半导体电路，包括：第十五晶体管，通过接通而将第二节点耦接到第一存储元件的第二端子。17.如权利要求16所述的半导体电路，其中所述第十五晶体管具有比第一晶体管的栅长大的栅长。18.如权利要求16所述的半导体电路，其中所述第十五晶体管具有比第一晶体管的栅宽小的栅宽。19.如权利要求16所述的半导体电路，其中所述驱动器在第二时间段中接通第一晶体管和第十五晶体管，以及在第二时间段中，从第二节点流到第十五晶体管的电流处于第一电流值和第二电流值之间，第一电流值是当第一存储元件处于第一阻态时经第一晶体管从第一节点流到第一存储元件的电流的电流值，第二电流值是当第一存储元件处于第二阻态时经第一晶体管从第一节点流到第一存储元件的电流的电流值。20.如权利要求1所述的半导体电路，其中所述驱动器产生控制电压。21.如权利要求1所述的半导体电路，还包括：第二十三晶体管，具有被施加第一电压的源极和耦接到第一存储元件的第二端子的漏极，第二十三晶体管通过接通而向第一存储元件的第二端子提供第一电压；和第二十四晶体管，具有被施加第二电压的源极和耦接到第一存储元...

【专利技术属性】
技术研发人员：周藤悠介，平贺启三，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：日本,JP