半导体电路、驱动方法和电子设备技术

一种半导体电路包括第一电路(IV1、IV3)和第二电路(IV2、IV4)、第一晶体管(31)和第二晶体管(32)、第一存储元件(35)、以及驱动器(22、23、52、53)。所述第一电路(IV1、IV3)和所述第二电路(IV2、IV4)分别将第一节点(N1)和第二节点(N2)处的电压的反相电压施加至所述第二节点(N2)和所述第一节点(N1)。所述第一晶体管(31)被接通以将所述第一节点(N1)和第三节点耦合。所述第二晶体管(32)包括耦合至所述第一节点(N1)的栅极、漏极和源极。所述漏极和所述源极中的一个耦合至所述第三节点，并且另一个被供应第一控制电压(SCL1)。所述第一存储元件(35)包括耦合至所述第三节点的第一端和被供应第二控制电压(SCTRL)的第二端。所述第一存储元件(35)能够采取第一或第二电阻状态。所述驱动器(22、23、52、53)控制所述第一晶体管(31)的操作并且生成所述第一控制电压(SCL1)和所述第二控制电压(SCTRL)。

Semiconductor Circuit, Driving Method and Electronic Equipment

A semiconductor circuit includes a first circuit (IV1, IV3) and a second circuit (IV2, IV4), a first transistor (31) and a second transistor (32), a first storage element (35), and a driver (22, 23, 52, 53). The first circuit (IV1, IV3) and the second circuit (IV2, IV4) apply the reverse voltage of the voltage at the first node (N1) and the second node (N2) to the second node (N2) and the first node (N1), respectively. The first transistor (31) is turned on to couple the first node (N1) and the third node. The second transistor (32) includes a gate, drain and source coupled to the first node (N1). One of the drain pole and the source pole is coupled to the third node, and the other is supplied with a first control voltage (SCL1). The first storage element (35) includes a first end coupled to the third node and a second end supplied with a second control voltage (SCTRL). The first storage element (35) can adopt a first or second resistance state. The driver (22, 23, 52, 53) controls the operation of the first transistor (31) and generates the first control voltage (SCL1) and the second control voltage (SCTRL).

【技术实现步骤摘要】
【国外来华专利技术】半导体电路、驱动方法和电子设备相关申请的交叉引用本申请要求于2016年5月16日提交的日本优先权专利申请JP2016-097645的权益，其全部内容以引用方式并入本文。
本公开涉及一种半导体电路、一种半导体电路的驱动方法、以及一种包括半导体电路的电子设备。
技术介绍
已经从经济角度对电子设备的低功率消耗进行了研究。在半导体电路中，例如，通常使用所谓的功率门控技术。功率门控可包括选择性地中止供应给一些电路的电力，以便减少功率消耗。在供电重新开始后，希望供电被中止的电路立即回到供电中止之前的操作状态。在短时间段内实现这种恢复操作的一种方法是在电路中结合非易失性存储器。例如，PTL1公开了一种具有静态随机存取存储器(SRAM)和自旋转移力矩的存储元件的组合的电路。SRAM为易失性存储器。[引用列表][专利文献][PTL1]国际公布WO2009/028298A1
技术实现思路
技术问题在存储电路中，希望减少干扰发生的可能性，并且期望进一步改善。希望提供使得可以减少干扰发生的可能性的一种半导体电路、一种驱动方法以及一种电子设备。问题的解决方案根据本公开的一个实施例的半导体电路包括第一电路、第二电路、第一晶体管、第二晶体管、以及第一存储元件。第一电路被配置成基于第一节点处的电压生成第一节点处的电压的第一反相电压，并且将第一反相电压施加至第二节点。第二电路是被配置成基于第二节点处的电压生成第二节点处的电压的第二反相电压，并且将第二反相电压施加至第一节点的电路。第一晶体管将第一节点或第二节点耦合至第三节点。第二晶体管耦合至第一节点或第二节点、第三节点，并且被供应第一控制电压。第一存储元件包括耦合至第三节点的第一端和被供应第二控制电压的第二端。根据本公开的一个实施例的驱动方法包括在包括第一电路、第二电路、第一晶体管、第二晶体管、以及第一存储元件的半导体电路上执行第一驱动。第一电路被配置成基于第一节点处的电压生成第一节点处的电压的第一反相电压，并且将第一反相电压施加至第二节点。第二电路被配置成基于第二节点处的电压生成第二节点处的电压的第二反相电压，并且将第二反相电压施加至第一节点。第一晶体管将第一节点或第二节点耦合至第三节点。第二晶体管耦合至第一节点或第二节点、第三节点，并且被供应第一控制电压。第一存储元件包括耦合至第三节点的第一端和被供应第二控制电压的第二端。第一驱动包括关断第一晶体管，使得第一控制电压和第二控制电压彼此不同，并且将第一控制电压与第二控制电压之间的电压差的极性设置为第一极性以根据第一节点处的电压配置第一存储元件的电阻状态。根据本公开的一个实施例的电子设备包括：半导体电路和向半导体电路提供电源电压的电池。半导体电路包括第一电路、第二电路、第一晶体管、第二晶体管、以及第一存储元件。第一电路被配置成基于第一节点处的电压生成第一节点处的电压的第一反相电压，并且将该反相电压施加至第二节点。第二电路被配置成基于第二节点处的电压生成第二节点处的电压的第二反相电压，并且将第二反相电压施加至第一节点。第一晶体管将第一节点或第二节点耦合至第三节点。第二晶体管耦合至第一节点或第二节点、第三节点，并且被供应第一控制电压。第一存储元件包括耦合至第三节点的第一端和被供应第二控制电压的第二端。第一存储元件包括耦合至第三节点的第一端和被供应第二控制电压的第二端。在本公开的实施例中的半导体电路、驱动方法和电子设备中，利用第一电路和第二电路，彼此反相的电压出现在第一节点和第二节点处。通过第一晶体管的接通将第一节点耦合至第三节点。第三节点耦合至第一存储元件的第一端。第二晶体管的栅极耦合至第一节点或第二节点。第二晶体管的漏极和源极中的一个耦合至第三节点。第二晶体管的漏极和源极中的另一个被供应第一控制电压。第一存储元件的第二端被供应第二控制电压。此外，基于第一控制电压和第二控制电压，电流选择性地从第一存储元件的第一端流动至第二端，或从第一存储元件的第二端流动至第一端。本专利技术的有益效果如下：根据本公开的实施例中的半导体电路、驱动方法、电子设备，提供了第二晶体管。因此，可以减少发生干扰的可能性。应当指出，此处所述的一些效果不必须是限制性的，并且可实现本文所述的任何其他效果。附图说明[图1]图1是根据本公开的第一实施例的半导体电路的配置的一个实例的框图。[图2]图2是根据第一实施例的存储器单元的配置的一个实例的电路图。[图3]图3是包括图2所示的存储器单元的存储器单元阵列的配置的一个实例的电路图。[图4]图4示出图2所示的存储元件的配置的一个实例。[图5]图5示出图2所示的存储器单元的操作的一个实例。[图6A]图6A是图2所示的存储器单元的操作的一个实例的电路图。[图6B]图6B是图2所示的存储器单元的操作的一个实例的另一个电路图。[图6C]图6C是图2所示的存储器单元的操作的一个实例的另一个电路图。[图6D]图6D是图2所示的存储器单元的操作的一个实例的另一个电路图。[图6E]图6E是图2所示的存储器单元的操作的一个实例的另一个电路图。[图6F]图6F是图2所示的存储器单元的操作的一个实例的另一个电路图。[图6G]图6G是图2所示的存储器单元的操作的一个实例的另一个电路图。[图7]图7示出图2所示的存储器单元的操作的一个实例。[图8]图8是根据比较例的存储器单元的配置的一个实例的电路图。[图9]图9示出图8所示的存储器单元的配置的一个实例。[图10]图10示出图8所示的存储器单元的操作的一个实例。[图11A]图11A是图8所示的存储器单元的操作的一个实例的电路图。[图11B]图11B是图8所示的存储器单元的操作的一个实例的另一个电路图。[图12]图12示出根据第一实施例的修改实例的存储器单元的操作的一个实例。[图13A]图13A是根据第一实施例的修改实例的存储器单元的操作的一个实例的电路图。[图13B]图13B是根据第一实施例的修改实例的存储器单元的操作的一个实例的另一个电路图。[图13C]图13C是根据第一实施例的修改实例的存储器单元的操作的一个实例的另一个电路图。[图13D]图13D是根据第一实施例的修改实例的存储器单元的操作的一个实例的另一个电路图。[图14]图14是根据第一实施例的另一个修改实例的存储器单元的配置的一个实例的电路图。[图15]图15是根据第一实施例的另一个修改实例的存储器单元的配置的一个实例的电路图。[图16]图16是根据第一实施例的另一个修改实例的存储器单元的配置的一个实例的电路图。[图17]图17是包括图16所示的存储器单元的存储器单元阵列的配置的一个实例的电路图。[图18]图18是根据第一实施例的另一个修改实例的半导体电路的配置的一个实例的框图。[图19]图19是根据第一实施例的另一个修改实例的半导体电路的配置的一个实例的框图。[图20]图20是根据第二实施例的存储器单元的配置的一个实例的电路图。[图21]图21是包括图20所示的存储器单元的存储器单元阵列的配置的一个实例的电路图。[图22]图22示出图20所示的存储器单元的操作的一个实例。[图23A]图23A是图20所示的存储器单元的操作的一个实例的电路图。[图23B]图23B是图20所示的存储器单元的操作的一个实例的另一个电路图。[图24A]图24A是图2本文档来自技高网...

【技术保护点】
1.一种半导体电路，包括：第一电路，其被配置成基于第一节点处的电压生成所述第一节点处的所述电压的第一反相电压，并且将所述第一反相电压施加至第二节点；第二电路，其被配置成基于所述第二节点处的电压生成所述第二节点处的所述电压的第二反相电压，并且将所述第二反相电压施加至所述第一节点；第一晶体管，其将所述第一节点或所述第二节点耦合至第三节点；第二晶体管，其耦合至所述第一节点或所述第二节点、所述第三节点，并且被供应第一控制电压；以及第一存储元件，其包括耦合至所述第三节点的第一端和被供应第二控制电压的第二端。

【技术特征摘要】
【国外来华专利技术】2016.05.16 JP 2016-0976451.一种半导体电路，包括：第一电路，其被配置成基于第一节点处的电压生成所述第一节点处的所述电压的第一反相电压，并且将所述第一反相电压施加至第二节点；第二电路，其被配置成基于所述第二节点处的电压生成所述第二节点处的所述电压的第二反相电压，并且将所述第二反相电压施加至所述第一节点；第一晶体管，其将所述第一节点或所述第二节点耦合至第三节点；第二晶体管，其耦合至所述第一节点或所述第二节点、所述第三节点，并且被供应第一控制电压；以及第一存储元件，其包括耦合至所述第三节点的第一端和被供应第二控制电压的第二端。2.根据权利要求1所述的半导体电路，其中所述第一存储元件被配置成从第一电阻状态变化成第二电阻状态。3.根据权利要求2所述的半导体电路，其中所述第一电阻状态的电阻小于所述第二电阻状态的电阻。4.根据权利要求2所述的半导体电路，其中所述第一电阻状态的电阻大于所述第二电阻状态的电阻。5.根据权利要求1所述的半导体电路，其中所述第二晶体管的栅极耦合至所述第一节点或所述第二节点，所述第二晶体管的所述漏极和所述源极中的一个耦合至所述第三节点，并且所述第二晶体管的所述漏极和所述源极中的另一个被供应所述第一控制电压。6.根据权利要求1所述的半导体电路，还包括：驱动器，其被配置成提供所述第一控制电压、所述第二控制电压，并且控制所述第一晶体管的操作。7.根据权利要求1所述的半导体电路，其中在第一时段，所述驱动器被配置成：关断所述第一晶体管，使得所述第一控制电压和所述第二控制电压彼此不同，并且将所述第一控制电压与所述第二控制电压之间的电压差的极性设置为第一极性，以根据所述第一节点处的所述电压配置所述第一存储元件的电阻状态。8.根据权利要求7所述的半导体电路，其中在发生在所述第一时段之后的第二时段，所述驱动器被配置成接通所述第一晶体管并且根据所述第一存储元件的所述电阻状态设置所述第一节点处的所述电压。9.根据权利要求8所述的半导体电路，其中在发生在所述第一时段与所述第二时段之间的第三时段，供应给所述第一电路和所述第二电路的电力被中止。10.根据权利要求9所述的半导体电路，其中在发生在所述第二时段之后的第四时段，所述驱动器被配置成：关断所述第一晶体管，使得所述第一控制电压和所述第二控制电压彼此不同，并且将所述第一控制电压与所述第二控制电压之间的所述电压差的所述极性设置为不同于所述第一极性的第二极性，以将所述第一存储元件的所述电阻状态配置为所述第一电阻状态。11.根据权利要求10所述的半导体电路，其中在所述第二时段中设置所述第一节点处的所述电压之后并且在所述第一节点处的所述电压改变之前，在所述第四时段，所述驱动器被配置成将所述第一存储元件的所述电阻状态配置为所述第一电阻状态。12.根据权利要求7所述的半导体器件，其中在发生在所述第一时段之前的第五时段，所述驱动器被配置成：关断所述第一晶体管，将所述第一节点处的所述电压设置为预先确定的电压，使得所述第一控制电压和所述第二控制电压彼此不同，并且将所述第一控制电压与所述第二控制电压之间的所述电压差的所述极性设置为不同于所述第一极性的第二极性，以将所述第一存储元件的所述电阻状态配置为所述第一电阻状态。13.根据权利要求1所述的半导体器件，其中所述第一电路和所述第二电路将通电后所述第一节点处的所述电压配置为预先确定的初始电压。14.根据权利要求13所述的半导体器件，其中所述第一电路包括第三晶体管，所述第三晶体管被接通以将第一电源耦合至所述第二节点，所述第一电源对应于所述初始电压，并且所述第二电路包括第四晶体管，所述第四晶体管被接通，以将所述第一电源耦合至所述第一节点，所述第四晶体管具有大于所述第三晶体管的栅极宽度的栅极宽度。15.根据权利要求14所述的半导体电路，其中所述第二电路包括第五晶体管，所述第五晶体管被接通以将第二电源耦合至所述第一节点，所述第二电源对应于不同于所述初始电压的电压，并且所述第一电路包括第六晶体管，所述第六晶体管被接通，以将所述第二电源耦合至所述第二节点，所述第六晶体管具有大于所述第五晶体管的栅极宽度的栅极宽度。16.根据权利要求13所述的半导体电路，其中所述第一电路包括第三晶体管，所述第三晶体管被接通以将第一电源耦合至所述第二节点，所述第一电源对应于所述初始电压，并且所述第二电路包括第四晶体管，所述第四晶体管被接通，以将所述第一电源耦合至所述第一节点，所述第四晶体管具有小于所述第三晶体管的栅极长度的栅极长度。17.根据权利要求16所述的半导体电路...

【专利技术属性】
技术研发人员：神田泰夫，鸟毛裕二，
申请(专利权)人：索尼公司，
类型：发明
国别省市：日本,JP