一种沟槽栅碳化硅MOSFET器件及其制造方法技术

本发明专利技术公开了一种沟槽栅碳化硅MOSFET器件及其制造方法。该沟槽栅碳化硅MOSFET器件包括：位于N‑漂移层两侧的P+埋区；位于P+埋区之间的N+掺杂区，其厚度小于P+埋区的厚度；位于P+埋区和N+掺杂区上的P‑外延层，其与N+掺杂区不接触；通过向P‑外延层的中间区注入离子形成的N++掺杂区，其厚度小于P‑外延层的厚度，宽度大于N+掺杂区的宽度；通过向P‑外延层的未注入离子的两侧注入离子形成的P++掺杂区；通过刻蚀N++掺杂区的中间区及其下方各层级与其相对应的区域形成的位于N+掺杂区上的沟槽，沟槽宽度小于等于N+掺杂区的宽度。本发明专利技术可降低器件的导通电阻和功率损耗，同时兼顾器件体二极管续流特性。

A Grooved Gate Silicon Carbide MOSFET Device and Its Manufacturing Method

【技术实现步骤摘要】
一种沟槽栅碳化硅MOSFET器件及其制造方法
本专利技术涉及半导体器件
，尤其涉及一种沟槽栅碳化硅MOSFET(Metal-Oxide-SemiconductorField-EffectTransistor，金属-氧化物半导体场效应晶体管)器件及其制造方法。
技术介绍
碳化硅材料是一种比硅半导体材料能带间隙大的宽带隙半导体材料。也是唯一一种能够直接热氧化形成二氧化硅栅绝缘层的宽带隙半导体材料。近年来，为了制造出高击穿电压、高频率、高温环境下应用的半导体器件，已经开始采用碳化硅作为新一代半导体器件的材料。并且碳化硅材料已经在开关稳压电源、高频加热、电动汽车以及功率放大器等诸多领域取得了广泛的应用。沟槽栅MOSFET器件和平面栅MOSFET器件是半导体器件中的两个重要开关管。在同等元胞尺寸下，碳化硅沟槽栅MOSFET器件比平面栅MOSFET器件具有更低的导通电阻和更大的电流密度。然而，碳化硅沟槽栅MOSFET器件在承受电压时，电场强度最大处往往位于沟槽底部的拐角处，所以击穿点通常也在沟槽底部的拐角处。为了充分利用碳化硅材料的高击穿电场的特性，避免在碳化硅击穿之前栅氧化层的击穿，必须对栅氧化层采取相应的保护措施。目前较为成熟的技术方案包括以下三种：方案一，在沟槽两端设置有P型掺杂区，使用沟槽两端的P型掺杂区阻挡大部分电场，可以降低沟槽底部的电场。P型掺杂区的引入虽然能降低沟槽底部电场，但是会导致电流通路变窄，同时也相应地提高了器件导通电阻。方案二，在沟槽底部两端设置有P型掺杂区，沟槽底部两端的P型掺杂区起主要耐压作用。沟槽底部设置有P型掺杂区，沟槽底部的P型掺杂区与漂移层形成反向PN结，可以削弱沟槽底部电场，保护栅氧化层。但是该方案会导致电流通路变窄，同时也相应地提高了器件导通电阻。方案三，在底部的P型掺杂区之间形成N+掺杂区，虽然能够提高器件导通电阻，但是沟槽底部的P型掺杂区之上又形成了N型掺杂区，N型掺杂区的引入使器件体二极管结构失效，失去了以体二极管取代反并联续流二极管的潜力。
技术实现思路
为了解决上述技术问题，本专利技术提供了一种沟槽栅碳化硅MOSFET器件及其制造方法。根据本专利技术的第一个方面，提供了一种沟槽栅碳化硅MOSFET器件，包括：碳化硅衬底；在所述碳化硅衬底上生长的N-漂移层；位于所述N-漂移层的两侧区域的两个P+埋区；位于所述两个P+埋区之间的N+掺杂区，其中所述N+掺杂区的厚度小于所述两个P+埋区的厚度；位于所述两个P+埋区和N+掺杂区上的P-外延层，其中所述P-外延层与所述N+掺杂区不接触；通过向所述P-外延层的中间区域注入N型离子而形成的N++掺杂区，其中所述N++掺杂区的厚度小于所述P-外延层的厚度，所述N++掺杂区的宽度大于所述N+掺杂区的宽度；通过向所述P-外延层的未注入N型离子的两侧区域注入P型离子而形成的与所述两个P+埋区分别接触的两个P++掺杂区；通过刻蚀所述N++掺杂区的中间区域以及所述N++掺杂区下方各层级与所述N++掺杂区的中间区域相对应的区域而形成的位于所述N+掺杂区上的沟槽，其中所述沟槽的宽度小于等于所述N+掺杂区的宽度。在一个实施例中，所述N+掺杂区的宽度等于所述两个P+埋区之间的距离。在一个实施例中，还包括N-外延层，所述N-外延层位于由所述沟槽侧壁、P-外延层、P+埋区和N+掺杂区包围而成的区域内。在一个实施例中，所述N+掺杂区的宽度小于所述两个P+埋区之间的距离。在一个实施例中，还包括：至少覆盖在所述沟槽的侧壁和底部的氧化层；在被所述氧化层覆盖的所述沟槽内填充的多晶硅；位于填充有所述多晶硅的所述沟槽上的层间介质层；位于所述N++掺杂区和P++掺杂区以及层间介质层上的源极，以及位于所述碳化硅衬底下的漏极。根据本专利技术的第二个方面，提供了一种沟槽栅碳化硅MOSFET器件的制造方法，包括以下步骤：在碳化硅衬底上外延生长一层N-漂移层；在所述N-漂移层上形成一层N+掺杂层；在所述N+掺杂层上外延生长一层N-外延层；向所述N+掺杂层和N-外延层的两侧区域注入P型离子，形成与所述N-漂移层接触的两个P+埋区；在所述两个P+埋区以及所述N-外延层的未注入P型离子的区域上外延生长一层P-外延层；向所述P-外延层的中间区域注入N型离子，形成N++掺杂区，其中所述N++掺杂区的厚度小于所述P-外延层的厚度，所述N++掺杂区的宽度大于所述两个P+埋区之间的距离；向所述P-外延层的未注入N型离子的两侧区域注入P型离子，形成与所述两个P+埋区分别接触的P++掺杂区；对所述N++掺杂区的中间区域以及所述P-外延层和N-外延层分别与所述N++掺杂区的中间区域相对应的区域进行刻蚀，形成沟槽，其中所述沟槽的宽度小于等于所述N+掺杂区的宽度。在一个实施例中，还包括以下步骤：在所述沟槽的侧壁和底部形成一层氧化层；在形成有所述氧化层的沟槽内部填充多晶硅，形成栅极；在填充有多晶硅的沟槽上方形成层间介质层；在所述N++掺杂区和P++掺杂区以及层间介质层的上方形成源极，在所述碳化硅衬底下方形成漏极。根据本专利技术的第三个方面，提供了一种沟槽栅碳化硅MOSFET器件的制造方法，包括以下步骤：在碳化硅衬底上外延生长一层N-漂移层；向所述N-漂移层的两侧区域注入P型离子，形成两个P+埋区，所述两个P+埋区的厚度小于所述N-漂移层的厚度；在所述两个P+埋区和所述N-漂移层的未注入P型离子区域上外延生长一层P-外延层；向所述P-外延层的中间区域注入N型离子，形成N++掺杂区，其中所述N++掺杂区的厚度小于所述P-外延层的厚度，所述N++掺杂区的宽度大于所述两个P+埋区之间的距离；向所述P-外延层的未注入N型离子的两侧区域注入P型离子，形成与所述两个P+埋区分别接触的两个P++掺杂区；对所述N++掺杂区的中间区域以及所述P-外延层和N-漂移层分别与所述N++掺杂区的中间区域相对应的区域进行刻蚀，形成沟槽，所述沟槽的宽度小于所述两个P+埋区之间的距离；向所述沟槽底部注入N型离子，形成N+掺杂区，其中所述N+掺杂区与所述P-外延层不接触。在一个实施例中，所述沟槽的底部与所述N-漂移层的下表面之间的距离大于等于所述P+埋区的下表面与所述N-漂移层的下表面之间的距离。在一个实施例中，还包括以下步骤：在所述沟槽的侧壁和所述N+掺杂区上形成一层氧化层；在形成有所述氧化层的沟槽内部填充多晶硅，形成栅极；在填充有多晶硅的沟槽上方形成层间介质层；在所述N++掺杂区和P++掺杂区以及层间介质层的上方形成源极，在所述碳化硅衬底下方形成漏极。与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：1)本专利技术在两个P+埋区之间、沟槽底部设置了N+掺杂区，提升了沟槽底部的掺杂浓度，使得器件导通电阻更低，降低了功率损耗。2)本专利技术设置N+掺杂区与P-外延层不相连，避免了N+掺杂区与P-外延层相连而导致的以下问题：加剧P-外延层的耗尽，可能导致基区穿通；若要消除此效应，就要增大p-外延层的厚度，即增大器件沟道长度，进而又增大了器件的导通电阻。3)本专利技术设置两个P++掺杂区与两个P+埋区分别接触，兼顾了器件体二极管续流特性。本专利技术的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本专利技术而本文档来自技高网...

【技术保护点】
1.一种沟槽栅碳化硅MOSFET器件，其特征在于，包括：碳化硅衬底；在所述碳化硅衬底上生长的N‑漂移层；位于所述N‑漂移层的两侧区域的两个P+埋区；位于所述两个P+埋区之间的N+掺杂区，其中所述N+掺杂区的厚度小于所述两个P+埋区的厚度；位于所述两个P+埋区和N+掺杂区上的P‑外延层，其中所述P‑外延层与所述N+掺杂区不接触；通过向所述P‑外延层的中间区域注入N型离子而形成的N++掺杂区，其中所述N++掺杂区的厚度小于所述P‑外延层的厚度，所述N++掺杂区的宽度大于所述N+掺杂区的宽度；通过向所述P‑外延层的未注入N型离子的两侧区域注入P型离子而形成的与所述两个P+埋区分别接触的两个P++掺杂区；通过刻蚀所述N++掺杂区的中间区域以及所述N++掺杂区下方各层级与所述N++掺杂区的中间区域相对应的区域而形成的位于所述N+掺杂区上的沟槽，其中所述沟槽的宽度小于等于所述N+掺杂区的宽度。

【技术特征摘要】
1.一种沟槽栅碳化硅MOSFET器件，其特征在于，包括：碳化硅衬底；在所述碳化硅衬底上生长的N-漂移层；位于所述N-漂移层的两侧区域的两个P+埋区；位于所述两个P+埋区之间的N+掺杂区，其中所述N+掺杂区的厚度小于所述两个P+埋区的厚度；位于所述两个P+埋区和N+掺杂区上的P-外延层，其中所述P-外延层与所述N+掺杂区不接触；通过向所述P-外延层的中间区域注入N型离子而形成的N++掺杂区，其中所述N++掺杂区的厚度小于所述P-外延层的厚度，所述N++掺杂区的宽度大于所述N+掺杂区的宽度；通过向所述P-外延层的未注入N型离子的两侧区域注入P型离子而形成的与所述两个P+埋区分别接触的两个P++掺杂区；通过刻蚀所述N++掺杂区的中间区域以及所述N++掺杂区下方各层级与所述N++掺杂区的中间区域相对应的区域而形成的位于所述N+掺杂区上的沟槽，其中所述沟槽的宽度小于等于所述N+掺杂区的宽度。2.根据权利要求1所述的沟槽栅碳化硅MOSFET器件，其特征在于，所述N+掺杂区的宽度等于所述两个P+埋区之间的距离。3.根据权利要求2所述的沟槽栅碳化硅MOSFET器件，其特征在于，还包括N-外延层，所述N-外延层位于由所述沟槽侧壁、P-外延层、P+埋区和N+掺杂区包围而成的区域内。4.根据权利要求1所述的沟槽栅碳化硅MOSFET器件，其特征在于，所述N+掺杂区的宽度小于所述两个P+埋区之间的距离。5.根据权利要求1所述的沟槽栅碳化硅MOSFET器件，其特征在于，还包括：至少覆盖在所述沟槽的侧壁和底部的氧化层；在被所述氧化层覆盖的所述沟槽内填充的多晶硅；位于填充有所述多晶硅的所述沟槽上的层间介质层；位于所述N++掺杂区和P++掺杂区以及层间介质层上的源极，以及位于所述碳化硅衬底下的漏极。6.一种沟槽栅碳化硅MOSFET器件的制造方法，其特征在于，包括以下步骤：在碳化硅衬底上外延生长一层N-漂移层；在所述N-漂移层上形成一层N+掺杂层；在所述N+掺杂层上外延生长一层N-外延层；向所述N+掺杂层和N-外延层的两侧区域注入P型离子，形成与所述N-漂移层接触的两个P+埋区；在所述两个P+埋区以及所述N-外延层的未注入P型离子的区域上外延生长一层P-外延层；向所述P-外延层的中间区域注入N型离子，形成N++掺杂区，其中所述N+...

【专利技术属性】
技术研发人员：赵艳黎，李诚瞻，高云斌，蒋华平，陈喜明，戴小平，
申请(专利权)人：株洲中车时代电气股份有限公司，
类型：发明
国别省市：湖南,43