一种常关型SiC基DMOSFET器件及其制备方法技术

本发明专利技术涉及半导体领域，提供一种常关型SiC基DMOSFET器件及其制备方法，包括SiC外延材料基片、2D高迁移率电传输层、p well区、p+型超短沟道层、n++型掺杂区、p++型掺杂区、栅介质、栅电极接触、源电极接触、漏电极接触、绝缘物质层与pad金属层，SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n‑型漂移层，n+型缓冲层位于n++型衬底基片的上表面，n‑型漂移层位于n+型缓冲层的上表面；2D高迁移率电传输层位于n‑型漂移层的上表面，p well区设于此两层之间，分裂的栅电极接触位于栅介质的上表面，源电极接触位于n++型掺杂区与p++型掺杂区的上表面，漏电极接触位于n++型衬底基片的下表面。本发明专利技术的优点用于降低SiC基DMOSFET器件的沟道电阻与米勒电荷，从而提高其高频优值。

A SiC-based DMOSFET device with constant shutoff and its preparation method

The invention relates to the field of semiconductors, and provides a constant-shutdown SiC-based DMOSFET device and its preparation method, including SiC epitaxy material substrate, 2D high mobility electric transmission layer, P well region, p+type ultrashort channel layer, n++ type doping region, p++ type doping region, gate medium, gate electrode contact, source electrode contact, drain electrode contact, insulating material layer and pad metal layer, SiC epitaxy material substrate package. Including n++ substrate, n+buffer layer and n+drift layer, n+buffer layer is located on the upper surface of n++ substrate, n+drift layer is located on the upper surface of n+drift layer, 2D high mobility electric transport layer is located on the upper surface of n+drift layer, P well zone is located between the two layers, split gate electrode contact is located on the upper surface of gate dielectric, and source electrode contact is located on the upper surface of n++ doping layer. The contact between the drain electrode and the upper surface of the p++ doped region is located on the lower surface of the n++ substrate. The advantages of the present invention are used to reduce the channel resistance and Miller charge of SiC-based DMOSFET device, thereby improving its high frequency optimal value.

【技术实现步骤摘要】
一种常关型SiC基DMOSFET器件及其制备方法
本专利技术涉及半导体领域，具体地涉及一种常关型SiC基DMOSFET器件及其制备方法。
技术介绍
碳化硅(SiC)材料的物理和电学特性相比于传统的Si材料具有明显的优势。SiC具有禁带宽、热导率高、击穿场强高、饱和电子漂移速率高等特点，同时还兼具有极好的物理及化学稳定性、极强的抗辐照能力和机械强度等。因此，基于宽禁带SiC材料的电子器件可用于高温、大功率、高频、高辐射等电力电子领域，并能够充分发挥SiC基器件在节能减排方面所占据的重要优势和突出特点。SiC金属-氧化物-半导体场效应晶体管(MOSFET)功率器件在商业化进程上已经很成熟，尤其以平面栅结构的MOSFET为主流，即DMOSFET。尽管如此,SiC基DMOSFET器件在栅介质层的可靠性等方面遇到了较大挑战，其中主要的原因是热氧化SiC衬底而形成的SiO2层与SiC衬底之间有较多的界面态，这些界面态在高温高场下俘获或者发射电子，不利于器件的电学稳定性。目前SiC基DMOSFET器件的低沟道迁移率和高反向传输电容等问题，一方面，为了提高SiC基DMOSFET器件的导通能力，设计者本文档来自技高网...

【技术保护点】
1.一种常关型SiC基DMOSFET器件，其特征在于：包括SiC外延材料基片、2D高迁移率电传输层、p well区、p+型超短沟道层、n++型掺杂区、p++型掺杂区、栅介质、栅电极接触、源电极接触、漏电极接触与绝缘物质层，所述SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n‑型漂移层，所述n+型缓冲层位于所述n++型衬底基片的上表面，所述n‑型漂移层位于所述n+型缓冲层的上表面；所述2D高迁移率电传输层位于所述n‑型漂移层的上表面，所述p well区设于所述2D高迁移率电传输层与所述n‑型漂移层之间，且复数个所述p well区周期排列，相邻的所述p well区之间形成JFET区，所述2...

【技术特征摘要】
1.一种常关型SiC基DMOSFET器件，其特征在于：包括SiC外延材料基片、2D高迁移率电传输层、pwell区、p+型超短沟道层、n++型掺杂区、p++型掺杂区、栅介质、栅电极接触、源电极接触、漏电极接触与绝缘物质层，所述SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n-型漂移层，所述n+型缓冲层位于所述n++型衬底基片的上表面，所述n-型漂移层位于所述n+型缓冲层的上表面；所述2D高迁移率电传输层位于所述n-型漂移层的上表面，所述pwell区设于所述2D高迁移率电传输层与所述n-型漂移层之间，且复数个所述pwell区周期排列，相邻的所述pwell区之间形成JFET区，所述2D高迁移率电传输层的两侧分别由近及远依次设有所述p+型超短沟道层、所述n++型掺杂区与所述p++型掺杂区，所述栅介质覆盖所述2D高迁移率电传输层、所述p+型超短沟道层以及n++型掺杂区，所述栅电极接触位于所述栅介质的上表面，所述p+型超短沟道层的左右两边界位于所述栅电极接触的下方，所述源电极接触位于所述n++型掺杂区与所述p++型掺杂区的上表面，所述绝缘物质层覆盖所述栅介质与所述栅电极接触，所述漏电极接触位于所述n++型衬底基片的下表面。2.如权利要求1所述的一种常关型SiC基DMOSFET器件，其特征在于：还包括pad金属层，所述pad金属层覆盖所述绝缘物质层，且与所述源电极接触互连。3.如权利要求1所述的一种常关型SiC基DMOSFET器件，其特征在于：所述pwell区的顶部超过所述2D高迁移率电传输层的底部，所述pwell区的底部内置于所述n-型漂移层。4.如权利要求1所述的一种常关型SiC基DMOSFET器件，其特征在于：所述栅电极接触为分裂栅结构，且不存在于所述JFET区的竖直上方。5.一种常关型SiC基DMOSFET器件的制备方法，其特征在于：包括：步骤S1、清洗SiC外延材料基片；步骤S2、在所述SiC外延材料基片的上表面制成2D高迁移率电传输层；步骤S3、在所述SiC外延材料基片与所述2D高迁移率电传输层之间制成复数个呈周期排列的pwell区；...

【专利技术属性】
技术研发人员：张瑜洁，李昀佶，陈彤，
申请(专利权)人：泰科天润半导体科技北京有限公司，
类型：发明
国别省市：北京,11