具有减小的串联总电阻的FinFET制造技术

使用选择性外延生长来形成异质结构的源极/漏极区域，以填充n型FinFET器件的硅鳍中的蚀刻的凹槽。

FinFET with reduced total series resistance

Selective epitaxy growth is used to form source/drain regions of heterostructures to fill etched grooves in the silicon fins of n-type FinFET devices.

【技术实现步骤摘要】
【国外来华专利技术】具有减小的串联总电阻的FinFET相关申请的引用本申请要求2016年09月13日提交的美国专利申请号15/264,519的优先权，其全部内容通过引用并入本文。
本申请一般涉及晶体管，更具体地涉及具有减小的串联总电阻的鳍形场效应晶体管。
技术介绍
在鳍形场效应(FinFET)晶体管中形成源极接触和漏极接触必须克服几个障碍。用户需要低导通电阻，这可以通过接触的重掺杂来满足。但是如此重的掺杂会使沟道缩短太多，以至于漏电成为问题。为了提供低导通电阻，通常使用选择性外延生长(SEG)在蚀刻到鳍中的凹槽中形成每个源极/漏极(S/D)接触，以便通过在鳍凹槽内产生的SEG沉积来将鳍加宽。SEG沉积偏爱某些晶面，使得SEG沉积不在凹槽内呈现平面形状的鳍，而是呈现菱形轮廓，其中轮廓的具有角度的侧面被称为琢面。琢面从鳍横向延伸，使得SEG沉积可以使相邻的鳍融合或合并。因此，对于具有小扩散长度(LOD)的设计，必须减少SEG沉积，以防止相邻FinFET之间的鳍合并，这限制了所需的导通电阻的减小。另外，不稳定的接触着陆会使最小LOD器件的琢面区域中的电阻恶化。而且，对于n型FinFET，鳍侧壁表面通常具有<110>晶向。这不是获得驱动能力的优选方向。因此，n型FinFET的导通电阻和驱动能力问题尚未解决。因此，本领域需要具有减小的导通电阻的改进的FinFET。
技术实现思路
通过选择性外延生长(SEG)工艺在n型FinFET的鳍内提供异质结构的源极/漏极区域，以减小源极/漏极总串联电阻和接触电阻率。SEG沉积发生在邻近栅极间隔器的鳍中的蚀刻的凹槽内，并且包括对该凹槽加衬的硅缓冲层。硅锗外延层覆盖缓冲层。最后，在硅锗层之上SEG沉积原位n型掺杂的硅帽层，以完成异质结构的沉积。与帽层相反，硅锗层和缓冲层可以以未掺杂的状态沉积。在沉积外延层之后，离子注入步骤利用第一浓度的n型掺杂剂(诸如磷)掺杂硅锗层，并利用第二浓度的n型掺杂剂(诸如砷)注入帽层，其中第二浓度大于第一浓度。得到的FinFET具有减小的总串联电阻和接触电阻率，同时将短沟道效应和漏电最小化。通过以下详细描述可以更好地理解这些和其他优点。附图说明图1A是FinFET器件的透视图，示出了将被移除以形成凹槽的鳍区域。图1B是在形成各向异性凹槽之后图1A的FinFET器件的侧视图。图1C是在各向同性凹槽形成之后的SOIFinFET器件的侧视图。图2是在通过根据本公开的方面的选择性外延生长工艺在凹槽中沉积异质结构的源极/漏极区域之后的图1B的FinFET器件的侧视图。图3是在对源极/漏极区域进行注入掺杂之后的图2的FinFET器件的侧视图。图4是在对源极/漏极区域进行退火之后的图3的FinFET器件的侧视图。图5是根据本公开的方面的制造具有异质结构的源极/漏极区域的FinFET的方法的流程图。图6是包含图4的FinFET器件的示例设备的框图。通过参考下面的详细描述，可以最好地理解本专利技术的实施例及其优点。应当理解，相同的附图标记用于标识一个或多个附图中所图示的相同元件。具体实施方式提供一种n型FinFET器件的异质结构的源极/漏极区域，其减小了总串联电阻并提供改善的电流驱动能力。使用选择性外延生长(SEG)工艺沉积异质结构的源极/漏极区域，以利用至少3个外延层来填充硅鳍内的与栅极间隔器相邻的凹槽。异质结构的源极/漏极区域的未掺杂硅的第一外延缓冲层对该凹槽加衬。利用磷(Ph)注入掺杂首先覆盖缓冲层的未掺杂硅锗(SiGe)的第二外延层。第三(帽)外延层覆盖SiGE层并且利用磷进行原位掺杂并且也利用砷(As)进行注入掺杂。控制SiGe外延层的注入掺杂的能量，以便磷掺杂的预期范围(Rp)位于邻近SiGe外延层与帽外延层的界面处的SiGe外延层内。类似地，控制帽外延层中砷注入的能量，以便砷掺杂的预期范围位于帽外延层内，并且不会渗透到SiGe外延层中。与SiGe外延层中的n型掺杂剂浓度相比，所得到的帽外延层的掺杂导致帽外延层中更高的n型掺杂剂浓度。用于FinFET器件的异质结构的源极/漏极区域非常有利，因为SiGE外延层提供低的源极-漏极电阻，而帽外延层减小了接触电阻率。另外，异质结构的源极/漏极区域的掺杂提供浅的结深度以最小化短沟道效应。通过以下示例实施例可以更好地理解这些有利特性。体FinFET和绝缘体上硅(SOI)FinFET架构均受益于本文公开的异质结构的源极/漏极区域。图1A中示出了在蚀刻硅鳍110中的源极/漏极凹槽115之前的体FinFET100。硅鳍110从体硅衬底105蚀刻并由浅沟槽隔离区域140隔离。栅极电极120(例如，多晶硅、金属碳化物、金属氮化物、金属硅化物或FinFET领域中已知的其他合适材料)和间隔器(例如，氮化硅、氧化硅或其他合适的介电材料)130和125形成在鳍110上。鳍110的侧壁可以具有<110>晶向，这对于n型FinFET是常规的。在备选的实施例中可以使用其他定向。在形成鳍和栅极的情况下，蚀刻凹槽115，如在图1B中所示。可以使用湿法蚀刻或干法蚀刻。诸如反应离子蚀刻(RIE)工艺的干法蚀刻形成各向异性蚀刻，使得凹槽115的侧边缘与间隔器130(或125)的侧边界齐平或对齐。备选地，如图1C中所示，对于包括将鳍110与衬底105分离的掩埋氧化物层160的绝缘体上硅(SOI)架构，可以对凹槽115进行湿法蚀刻，使得凹槽115各向同性地底切间隔器130。如图1C中所示，蚀刻通常发生在一对栅极电极120和它们对应的间隔器130之间。为了清楚地图示，图1B仅示出了一个栅极电极120和间隔器130。不管是使用各向同性蚀刻工艺还是各向异性蚀刻工艺来形成凹槽115，然后都使用选择性外延生长工艺利用第一外延未掺杂硅缓冲层200对凹槽115加衬，如图2中所示。凹槽115的深度和缓冲层200的厚度取决于特定的工艺节点。对于14nm技术节点，在一个实施例中，从鳍110的上表面开始的凹槽115的深度为45nm。类似地，在14nm技术节点中，缓冲层200的深度可以为大约8nm。缓冲层200用于最小化结漏电并控制到沟道和体的扩散率。另外，缓冲层200使所得到的n型FinFET器件的冶金结中的缺陷最小化。然后，在凹槽115中的缓冲层200之上SEG沉积未掺杂的外延SiGe层205。在n型FinFET的异质结构的源极/漏极中使用SiGe是反直觉的，因为其通常用于p型FinFET的应变工程，但是这里已发现，其在n型FinFET中的使用可以最小化所得到的鳍110中源极/漏极区域的本征体电阻率。在这方面，无论退火温度如何，硅锗的本征体电阻都明显低于硅。例如，在700℃的退火温度下，磷掺杂的SiGe的方块电阻(欧姆/平方厘米)约为30欧姆/cm2，而多晶硅的方块电阻约为300欧姆/cm2。SiGE层205的厚度取决于技术节点，但在14nm技术节点实施例中可以大于15nm或甚至大于20nm。这种厚度提供残余应变弛豫。最后，在SiGe层205之上SEG沉积外延硅帽层210，以完成具有凹槽115的异质结构的源极/漏极沉积。帽层210的厚度也取决于技术工艺节点，并且对于14nm技术工艺节点实施例，厚度可以小于17nm。与其他层不同，在SEG沉积期间，利用诸如磷的n型掺杂本文档来自技高网...

【技术保护点】
1.一种n型FinFET器件，包括：具有间隔器的栅极；具有与所述间隔器相邻的凹槽的硅鳍；在所述凹槽内的n型掺杂硅锗层；和覆盖所述n型掺杂硅锗层的n型掺杂硅帽层。

【技术特征摘要】
【国外来华专利技术】2016.09.13 US 15/264,5191.一种n型FinFET器件，包括：具有间隔器的栅极；具有与所述间隔器相邻的凹槽的硅鳍；在所述凹槽内的n型掺杂硅锗层；和覆盖所述n型掺杂硅锗层的n型掺杂硅帽层。2.根据权利要求1所述的n型FinFET器件，其中所述凹槽具有与所述间隔器的侧边缘对齐的侧边缘。3.根据权利要求1所述的n型FinFET器件，其中所述凹槽具有底切所述间隔器的侧边缘的侧边缘。4.根据权利要求1所述的n型FinFET器件，还包括与所述硅鳍相邻的浅沟槽隔离区域。5.根据权利要求1所述的n型FinFET器件，还包括在所述硅鳍下方的掩埋氧化物区域。6.根据权利要求1所述的n型FinFET器件，还包括：对所述凹槽加衬的硅缓冲层，其中所述n型掺杂硅锗层位于所述硅缓冲层和所述n型掺杂硅帽层之间。7.根据权利要求6所述的n型FinFET器件，其中所述硅缓冲层、所述n型掺杂硅锗层和所述n型掺杂硅帽层都是选择性外延生长层。8.根据权利要求6所述的n型FinFET器件，其中所述n型掺杂硅帽层掺杂有砷和磷，并且其中所述n型掺杂硅锗层掺杂有磷。9.根据权利要求8所述的n型FinFET器件，其中所述n型掺杂硅锗层中的所述磷掺杂是离子注入，所述离子注入具有在所述n型掺杂的掺杂硅锗层内达到峰值的预期范围，所述峰值与所述n型掺杂硅锗层和所述n型掺杂硅帽层之间的界面相邻。10.根据权利要求8所述的n型FinFET晶体管，其中所述n型掺杂硅帽层中的所述砷掺杂是离子注入，所述离子注入具有在所述nn型掺杂硅帽层内达到峰值的预期范围。11.根据权利要求8所述的n型FinFET器件，其中所述n型掺杂硅帽层中的所述磷掺杂是原位磷掺杂。12.根据权利要求1所述的n型FinFET器件，其中所述凹槽具有圆形的底部。13.根据权利要求1所述的n型FinFET器件，其中所述n型掺杂硅帽层的n型掺杂剂浓度大于所述n型掺杂硅锗层的n型掺杂剂的浓度。14.根据权利要求1所述的...

【专利技术属性】
技术研发人员：U·卢，S·埃克博特，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US