半导体封装结构制造技术

本发明专利技术公开一种半导体封装结构，包括重布线路结构、半导体芯片、上介电层、多个导电件以及封装胶层。重布线路结构包括重布线路层以及配置于重布线路层上的第一介电层。上介电层配置于半导体芯片与重布线路结构的第一介电层之间，其中第一介电层与上介电层为有机材料。多个导电件配置于重布线路层与半导体芯片之间，各导电件具有邻近于半导体芯片的第一端以及邻近于重布线路结构的第二端，其中各导电件的第一端与上介电层接触且各导电件的第二端与第一介电层接触。

Semiconductor Packaging Structure

The invention discloses a semiconductor packaging structure, which comprises a reconfigurable circuit structure, a semiconductor chip, an upper dielectric layer, a plurality of conductive components and a packaging adhesive layer. The reconfiguration line structure includes a reconfiguration line layer and a first dielectric layer disposed on the reconfiguration line layer. The upper dielectric layer is arranged between the semiconductor chip and the first dielectric layer of the reconfiguration circuit structure, in which the first dielectric layer and the upper dielectric layer are organic materials. A plurality of conductive devices are arranged between the reconfigurable circuit layer and the semiconductor chip. Each conductive device has a first end adjacent to the semiconductor chip and a second end adjacent to the reconfigurable circuit structure, in which the first end of each conductive device contacts the upper dielectric layer and the second end of each conductive device contacts the first dielectric layer.

【技术实现步骤摘要】
半导体封装结构
本专利技术涉及一种半导体封装结构。
技术介绍
因应未来移动载具及物联网(InternetofThings，IoT)产品轻巧化、细致化与多功能需求，相关IC功能关键组件的功能整合度提高，伴随晶片制作工艺线路微细化，芯片输入/输出(I/O)数大幅提升，原有桥接IC/PCB的封装整合技术已渐不敷使用，具有高分辨率、低成本与低应力的芯片封装结构将为产业需求。芯片封装结构的可靠度对于芯片整体效能的表现上一直是重要议题。现行封装制作工艺，应力容易集中在导电凸块周围，特别是当输入输出金属接垫的分布密度越来越高。当芯片封装结构被挠曲，由于应力会集中在导电凸块角落，容易发生断裂的问题，而使可靠度失效。另外，在芯片封装模块的取下过程，也容易因为应力过于集中于导电凸块而使得封装结构脱层的风险提高。据此，如何解决现有因应力分布不均导致芯片封装结构可靠度不佳的问题为目前所欲研究的主题。
技术实现思路
本专利技术实施例提供一种半导体封装结构，可以提高元件可靠度，并降低芯片封装模块取下过程结构脱层(delamination)的风险。本专利技术一实施例提供一种半导体封装结构，包括重布线路结构、半导体芯片、上介电层、多个导电件以及封装胶层。重布线路结构包括重布线路层以及配置于重布线路层上的第一介电层。半导体芯片配置于重布线路结构上。上介电层配置于半导体芯片与重布线路结构的第一介电层之间，其中第一介电层与上介电层的材料为有机材料。多个导电件配置于重布线路层与半导体芯片之间，重布线路结构通过各个导电件与半导体芯片电连接，且各个导电件具有邻近于半导体芯片的第一端以及邻近于重布线路结构的第二端，其中，各个导电件的第一端与上介电层接触且各个导电件的第二端与第一介电层接触。封装胶层填充于重布线路结构、半导体芯片与多个导电件之间。基于上述，在本专利技术的实施例中，半导体封装结构包括多个导电件，导电件两端分别配置有机上介电层与有机第一介电层，可使导电件下方的金属接垫的角落的应力大幅降低，减少导电件角落断裂的机率以及提高芯片封装结构的可靠度。本专利技术的实施例的半导体封装结构，搭配第二介电层的材料采用无机材料，可以使半导体封装结构达到高分辨率或细节距(finepitch)，进而应用于需要高密度或较高接脚数的半导体芯片封装产品。为让本专利技术能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。附图说明图1A为本专利技术的一实施例的半导体封装结构剖面示意图；图1B为本专利技术的另一实施例的半导体封装结构剖面示意图；图2A为图1A沿剖线I-I’的局部上视图；图2B为图1B沿剖线I-I’的局部上视图；图3A为本专利技术的一实施例的半导体封装结构的比较例的应力分布模拟示意图；图3B为本专利技术的一实施例的半导体封装结构的实验例的应力分布模拟示意图。符号说明100、200：半导体封装结构110：重布线路结构112：重布线路层114：第一介电层116：第二介电层118：第三介电层120：半导体芯片130、130a：上介电层140：导电件142：导电柱144：锡球凸块146：上冶金层148：下冶金层150：封装胶层160：图案化线路层170、170A：金属接垫180：顶封装胶层190：球底支撑层310：介电层312：模拟等效层A1：非连续图案A2：连续图案E1：第一端E2：第二端W、W1、W2：宽度H：高度I-I’：剖线O：开口V：导电贯孔S：间距具体实施方式有关本专利技术实施例的前述及其他
技术实现思路
，在以下配合参考附图的各实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如：「上」、「下」、「前」、「后」、「左」、「右」等，仅是参考附图的方向。因此，使用的方向用语是用来说明，而并非用来限制本专利技术。并且，在下列各实施例中，相同或相似的元件将采用相同或相似的标号。图1A为本专利技术的一实施例的半导体封装结构剖面示意图。在本实施例中，半导体封装结构100包括一重布线路结构110、一半导体芯片120、一上介电层130以及多个导电件140。重布线路结构110包括一重布线路层112以及配置于重布线路层112上的一第一介电层114。半导体芯片120配置于重布线路结构110上。上介电层130配置于半导体芯片120与重布线路结构110的第一介电层114之间，其中第一介电层114与上介电层130的材料为有机材料。有机材料可为聚亚酰胺(PI)、聚苯并恶唑(PBO)、苯环丁烯聚合物(BCB)或其他适合的材料。第一介电层114与上介电层130的制造方式可为涂布制作工艺，例如狭缝涂布(slitcoating)、旋转涂布(spincoating)等湿式制作工艺、化学气相沉积(chemicalvapordeposition，CVD)制作工艺、其他可应用的制作工艺、或前述的组合而形成，本专利技术不限于此。半导体封装结构100的多个导电件140，配置于重布线路层112与半导体芯片120之间。重布线路结构110通过多个导电件140与半导体芯片120电连接，且各个导电件140具有邻近于半导体芯片120的第一端E1以及邻近于重布线路结构110的第二端E2。其中，各个导电件140的第一端E1与上介电层130接触且各个导电件140的第二端E2与第一介电层114接触。半导体封装结构100还包括一封装胶层150，填充于重布线路结构110、半导体芯片120与多个导电件140之间。封装胶层150可为环氧树脂(epoxy)、聚甲基丙烯酸甲酯(Polymethylmethacrylate)、其他聚合物或其组合，但本专利技术不限于此。各个导电件140还包括具有第一端E1的一上冶金层148、一导电柱142、一锡球凸块(solder)144以及具有第二端E2的一下冶金层146。锡球凸块144配置于导电柱142与下冶金层146之间，且锡球凸块144的相对两端分别与导电柱142与下冶金层146接触。上冶金层148的第一端E1与金属接垫170接触，亦即上冶金层148同时接触上介电层130与金属接垫170，且上冶金层148通过金属接垫170与半导体芯片120电连接。导电件140的第二端E2同时接触第一介电层114与重布线路层112且与重布线路层112电连接。导电件140中的锡球凸块144的材料可为锡银合金或锡铅合金等等。上冶金层148与下冶金层146的材料可为球下金属层(UnderBumpMetallurgy)所采用的材料，例如为一铜层、或一钛层及一晶种层(可由铜或铜合金所构成)。重布线路结构110包括多个导电贯孔V。重布线路层112还包括多个图案化线路层160及多个介电层。如图1A～图1B所示，这些介电层包括第一介电层114、第二介电层116以及第三介电层118，其中第二介电层116与第一介电层114接触，且该第三介电层118为最远离该些导电件140的介电层，这些图案化线路层160与第一介电层114、第二介电层116以及第三介电层118彼此交替堆叠，且这些图案化线路层160通过这些导电贯孔V与相对应的导电件140电连接。第三介电层118下方设置一球底支撑层190。在进行封装制作工艺中，先在载板(未绘示)上形成球底支撑层190，在本实施例中，球底支撑层190的材料可包括有机高分子材料、无机高分子材料或有机无机混合材料，厚度约介于1微米至50本文档来自技高网...

【技术保护点】
1.一种半导体封装结构，其特征在于，包括：重布线路结构，包括重布线路层以及配置于该重布线路层上的第一介电层；半导体芯片，配置于该重布线路结构上；上介电层，配置于该半导体芯片与该重布线路结构的该第一介电层之间，其中该第一介电层与该上介电层的材料为有机材料；多个导电件，配置于该重布线路层与该半导体芯片之间，该重布线路结构通过该些导电件与该半导体芯片电连接，且各该导电件具有邻近于该半导体芯片的一第一端以及邻近于该重布线路结构的一第二端，其中，各该导电件的该第一端与该上介电层接触且各该导电件的该第二端与该第一介电层接触；以及封装胶层，填充于该重布线路结构、该半导体芯片与该些导电件之间。

【技术特征摘要】
2017.09.15 TW 1061317081.一种半导体封装结构，其特征在于，包括：重布线路结构，包括重布线路层以及配置于该重布线路层上的第一介电层；半导体芯片，配置于该重布线路结构上；上介电层，配置于该半导体芯片与该重布线路结构的该第一介电层之间，其中该第一介电层与该上介电层的材料为有机材料；多个导电件，配置于该重布线路层与该半导体芯片之间，该重布线路结构通过该些导电件与该半导体芯片电连接，且各该导电件具有邻近于该半导体芯片的一第一端以及邻近于该重布线路结构的一第二端，其中，各该导电件的该第一端与该上介电层接触且各该导电件的该第二端与该第一介电层接触；以及封装胶层，填充于该重布线路结构、该半导体芯片与该些导电件之间。2.如权利要求1所述的半导体封装结构，其特征在于，其中各该导电件还包括具有该第一端的上冶金层、导电柱、锡球凸块以及具有该第二端的下冶金层，该锡球凸块配置于该导电柱与该下冶金层之间且该锡球凸块的相对两端分别与该导电柱与该下冶金层接触。3.如权利要求2所述的半导体封装结构，其特征在于，其中该上冶金层的该第一端与一金属接垫接触，且该上冶金层通过该金属接垫与该半导体芯片电连接。4.如权利要求3所述的半导体封装结构，其特征在于，其中该上介电层的图案分布为非连续图案。5.如权利要求4所述的半导体封装结构，其特征在于，其中该上介电层中的一图案的宽度大于该对应该图案的该第一端与该金属接垫接触的开口的宽度的两倍。6.如权利要求1所述的半导体封装结构，其特征在于，其中该些导电件中任二相邻的该导电件之间的间距介于10至30微米之间。7.如权利要求1所述的半导体封装结构，其特征在于，其中该重布线路层包括第二介电层以及第三介电层，该第二介电层与该第一介电层接触，且该第三介电层为最远离该些导电件的介电层。8.如权利要求7所述的半导体封装结构，其特征在于，其中该上介电层的杨氏...

【专利技术属性】
技术研发人员：郭书玮，郑惟元，杨镇在，林玠模，
申请(专利权)人：财团法人工业技术研究院，创智智权管理顾问股份有限公司，
类型：发明
国别省市：中国台湾,71