在存储单元堆叠体中具有变化的存储单元设计的竖直存储器制造技术

描述了一种具有存储器的设备。所述存储器包括存储单元的竖直堆叠体，其中，所述竖直堆叠体的下部层处的第一存储节点具有与所述竖直堆叠体的较高层处的第二存储节点不同的结构设计。

【技术实现步骤摘要】
【国外来华专利技术】在存储单元堆叠体中具有变化的存储单元设计的竖直存储器
本专利技术的领域总体上涉及半导体制造领域，并且更一般地，涉及在存储单元堆叠体中具有变化的存储单元设计的竖直存储器。
技术介绍
移动装置的出现已经在非易失性半导体存储器制造商之间引起了提高其装置的密度的热切兴趣。通常，移动装置不利用支持基于半导体的非易失性存储装置的磁盘驱动器。然而，在历史上，半导体存储装置没有与磁盘驱动器相同的存储密度。为了使半导体存储器的存储密度更接近或超过磁盘驱动器，非易失性存储器装置制造商正在开发三维存储器技术。在三维存储器技术的情况下，个体存储单元在存储装置内彼此竖直堆叠。三维存储器装置因此可以以更小的封装、成本和功耗包络提供具有类似磁盘驱动器的存储密度的移动装置。然而，三维存储器装置的制造商提出了新的制造技术挑战。附图说明可以结合以下附图从以下具体实施方式中获得对本专利技术的更好的理解，在附图中：图1示出了存储单元堆叠体的晶体管层级设计；图2a示出了用于所制造的存储单元堆叠体的截面设计；图2b示出了存储节点的俯视图；图3a到图3i示出了用于制造图2的存储单元堆叠体的方法；图4a到图4f示出了图2的所制造的存储单元堆叠体的替代实施例；图5示出了由图3a到图3i的制造方法所例示的方法；图6示出了计算系统。具体实施方式图1示出了三维NAND闪速存储器的存储单元区域的电路示意图。在图1中可以看出，电路包括耦合于选择栅极源极晶体管102和选择栅极漏极晶体管103之间的NAND闪速存储单元101的堆叠体。选择栅极源极晶体管102耦合到源极线104。存储单元101的堆叠体可以被实施为与选择栅极源极晶体管和选择栅极漏极晶体管102、103以及其它晶体管器件(未示出)一起作为三维存储阵列而单片集成在半导体芯片上的闪速晶体管的三维堆叠体，所述其它晶体管帮助实施例如存储单元的NAND功能、感测放大器、行解码器、地址解码器等。在各种实施例中，存储单元堆叠体101可以物理地夹置于选择栅极源极晶体管102(例如，可以存在于存储单元堆叠体下方)和选择栅极漏极晶体管103(例如，可以存在于存储单元上方)之间。随着存储单元堆叠体高度增大以容纳更多层存储单元，以便提高存储器装置的密度，更加难以形成存储单元堆叠体的均匀电路结构。亦即，存储单元堆叠体101的垂直高度使得难以沿堆叠体的整个高度应用均匀处理特性。例如，堆叠体的底部的存储栅极节点可能被不当地形成，因为难以在朝向结构顶部存在的结构的底部处产生相同的处理条件。图2a示出了改进的三维NAND结构，其根据其沿存储单元堆叠体207的深度的位置而刻意地调整存储单元栅极节点208的形状和/或形式。更具体而言，堆叠体207的底部的栅极节点208的形状和/或形式在设计上更容易形成，因为堆叠体207的底部处的处理条件典型地不像它们针对堆叠体207的顶部那么有效果。这样一来，如在图2a中所看到的，存储单元栅极节点208的深度和/或宽度被设计成随着沿堆叠体207的长度向下(例如，朝向源极层204)的距离增大而宽度更小并且更薄。如在图2a中所看到的，用于实施例如感测放大器、地址解码器、行解码器等的较低层级晶体管203设置于装置的存储单元区域下方的半导体基板上。在较低层级晶体管203上方，形成多个源极层204。源极层204用于形成存储器装置的源极线104。在实施例中，源极层包括电介质层204_1(例如，氧化物层)、一个或多个导电层204_2以及另一个上部电介质层204_3。下部电介质层204_1帮助使下部晶体管203与上部存储单元堆叠体206绝缘。导电层204_2形成实际源极线布线。在实施例中，导电层204_2可以是由下部金属层(例如，硅化钨(WSix))和上部多晶硅层构成的多层结构。上部电介质层204_3使源极线204_2与存储单元堆叠体207绝缘。选择栅极源极晶体管205形成于上部电介质层204_3之上。在实施例中，选择栅极源极晶体管结构205包括多晶硅层。电介质层206形成于选择栅极源极晶体管结构205上方，以将选择栅极源极晶体管结构与存储单元堆叠体207分开。存储单元堆叠体207(例如，闪速晶体管单元)形成于电介质层206上方。在实施例中，由交替的多晶硅209和氧化物层210构成堆叠的存储装置。在各种实施例中，在单个存储装置中可以有例如超过二十级存储装置(为了图示简单起见，图2a仅示出了七级，尽管在典型实施方式中，级数典型为2的倍数)。选择栅极漏极晶体管器件结构形成于存储堆叠体207上方。在实施例中，选择栅极漏极晶体管器件结构由第一下部多晶硅层211和上部电介质层212(例如，由氮化物构成)形成。图2a还示出了选择栅极源极漏极晶体管器件结构211上方的位线213的存在。每条位线213都向/从相应存储单元传输信息的个体的位。特定存储单元也耦合到通孔(未示出)，通孔从堆叠体207上方下沉到存储单元的特定多晶硅层209。这样一来，观察到多晶硅层209在位线213下方以变化的长度延伸，以有效地建立用于这些通孔的空间。图2b在右侧示出了存储节点208的顶视图。在这里，需注意，存储节点208是环形形状。在更深存储节点由比堆叠体中更高的存储节点更少的材料构成的情况下，注意，下部存储节点208_2具有比上部存储节点208_1更薄的宽度和半径。图3a到图3i示出了制造图2的三维存储装置的方法。附图未必按比例，以便使教导的原理更容易可视化。图3a示出了在交替的多晶硅和电介质层309、310之后的结构。在实施例中，例如，通过化学气相沉积来沉积每个多晶硅层309。电介质层310可以被形成为二氧化硅的沉积层(例如，通过氧化物的化学气相沉积(CVD))。重要的是，注意，多晶硅层随着沿堆叠体的竖直高度向上移动而更厚。亦即，例如，最低的多晶硅层(例如，最近的CMOS电路303)是最薄的多晶硅层。那么，每个下一多晶硅层都比其紧邻的下部多晶硅层更厚。在下面紧接着的论述中将更明显，朝向存储单元堆叠体的底部处理更厚的多晶硅层变得更麻烦。这样，朝向堆叠体的底部具有更薄的多晶硅层提供了下部堆叠体区域中的更完全的处理。如图3b中所示，向堆叠体结构中蚀刻孔315。在实施例中，利用竖直蚀刻速率比其横向蚀刻速率更大的各向异性等离子体蚀刻执行蚀刻。结果，蚀刻过程将以比其在堆叠体上水平蚀刻更大的速率“向下”蚀刻到堆叠体中，并且因此，在存储单元堆叠体中有效地形成孔。在实施例中，等离子体蚀刻对电介质(例如，二氧化硅或氮化硅)没有选择性，但对电介质下方存在的膜具有选择性(为了例示容易，未在图中示出)。在另一实施例中，横向蚀刻速率为大体上各向同性的，从而在从上往下看时，孔是圆形的。如在图3c中看到的，执行选择性各向同性蚀刻，以使多晶硅层凹陷。蚀刻过程相对于氧化物选择性地去除多晶硅，从而大体上仅蚀刻多晶硅。在实施例中，蚀刻为湿法(化学蚀刻)。注意，可以朝向堆叠体的底部减小蚀刻活性，但减小的蚀刻速率由存在于堆叠体的底部的更薄的多晶硅层所平衡。这样，朝向堆叠体底部成功地蚀刻出充分减小质量的多晶硅。针对堆叠体中的不同级实现可变蚀刻速率的方法是通过针对所沉积的多晶硅的个体连续层修改沉积参数，例如在沉积时改变多晶硅膜309的替位掺杂浓度。如在图3d中看到的，堆叠体孔的暴露的内壁通过沉积本文档来自技高网...

【技术保护点】
1.一种设备，包括：包括存储单元的竖直堆叠体的存储器，其中，所述竖直堆叠体的下部层处的第一存储节点具有与所述竖直堆叠体的较高层处的第二存储节点不同的结构设计。

【技术特征摘要】
【国外来华专利技术】2015.12.26 US 14/998,2511.一种设备，包括：包括存储单元的竖直堆叠体的存储器，其中，所述竖直堆叠体的下部层处的第一存储节点具有与所述竖直堆叠体的较高层处的第二存储节点不同的结构设计。2.根据权利要求1所述的设备，其中，所述第一存储节点具有比所述第二存储节点浅的横向深度。3.根据权利要求1所述的设备，其中，所述第一存储节点具有比所述第二存储节点小的竖直宽度。4.根据权利要求3所述的设备，其中，所述第一存储节点具有比所述第二存储节点浅的横向深度。5.根据权利要求1所述的设备，其中，所述第一存储节点具有与所述第二存储节点不同的形状。6.根据权利要求4所述的设备，其中，所述第一存储节点具有锥形形状。7.根据权利要求1所述的设备，其中，所述存储单元堆叠体包括在沿所述竖直堆叠体向下的方向上越来越薄的多晶硅层。8.根据权利要求1所述的设备，其中，所述存储单元堆叠体包括在沿所述竖直堆叠体向下的方向上越来越小的存储单元节点。9.一种计算系统，包括：多个处理内核；耦合到所述多个处理内核的存储器控制器；耦合到所述存储器控制器的系统存储器；显示器；非易失性存储器，所述非易失性存储器包括存储单元的竖直堆叠体，其中，所述竖直堆叠体的下部层处的第一存储节点具有与所述竖直堆叠体的较高层处的第二存储节点不同的结构设计。10.根据权利要求9所述的设备，其中，所述第一存储节点具有比所述第二存储节点浅的横向深度。11.根...

【专利技术属性】
技术研发人员：R·J·科瓦尔，H·桑达，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US