占空比校正电路及方法技术

占空比校正电路可以包括：延迟时钟发生单元，其适用于通过将目标时钟延迟不同的延迟值来产生多个延迟时钟；上行/下行信号发生单元，其适用于选择具有与目标时钟的第一部分相对应的延迟值的延迟时钟，并且根据目标时钟的第二部分的长度和选中的延迟时钟的第一部分的长度来产生上行/下行信号；占空比控制码发生单元，其适用于响应于上行/下行信号来产生占空比控制码；占空比调整单元，其适用于通过调整源时钟的占空比来产生占空比校正时钟；以及控制单元，其适用于在占空比校正时段期间使能延迟时钟发生单元，以及在除了占空比校正时段之外的时段期间禁止延迟时钟发生单元。

【技术实现步骤摘要】
占空比校正电路及方法相关申请的交叉引用本申请要求2016年12月21日提交的申请号为10-2016-0175283的韩国专利申请的优先权，其通过引用整体合并于此。
本专利技术的示例性实施例涉及一种占空比校正电路和占空比校正方法。
技术介绍
已经开发了双倍数据速率(DDR)技术以通过允许存储系统与时钟信号的上升沿和下降沿同步地操作来改善存储系统的带宽。在DDR中，时钟信号的占空比是维持最大时序裕量的重要因素。当时钟信号的占空比不是精确的50％时，对应于从50％的偏移的误差可以降低DDR存储系统的时序裕量。因此，存在需要能够补偿由于进程、电压或温度(PVT)变化而引起的占空比失真的电路。因此，存储系统通常可以包括用于校正存储系统中的时钟信号的占空比的占空比校正电路。传统的占空比校正电路需要很长时间来校正占空比，并且为了占空比校正而消耗大量的电流或功率。
技术实现思路
各种实施例涉及一种能够减少占空比校正时间和功耗的占空比校正电路和占空比校正方法。占空比校正电路可以仅在预设时段期间使用目标时钟和延迟时钟来执行占空比校正操作。根据本专利技术的实施例，占空比校正电路包括：延迟时钟发生单元，其适用于通过将目标时钟延迟不同的延迟值来产生多个延迟时钟；上行/下行信号发生单元，其适用于从多个延迟时钟中选择具有与目标时钟的第一部分相对应的延迟值的延迟时钟，并且根据目标时钟的第二部分的长度和选中的延迟时钟的第一部分的长度来产生上行/下行信号；占空比控制码发生单元，其适用于响应于上行/下行信号来产生占空比控制码；占空比调整单元，其适用于通过根据占空比控制码而调整源时钟的占空比来产生占空比校正时钟；以及控制单元，其适用于在占空比校正时段期间使能延迟时钟发生单元，以及在除了占空比校正时段之外的时段期间禁止延迟时钟发生单元。根据本专利技术的实施例，占空比校正方法包括：选择源时钟和占空比校正时钟中的一个作为目标时钟；通过将目标时钟延迟不同的延迟值来产生多个延迟时钟；从多个延迟时钟中选择具有与目标时钟的第一部分相对应的延迟值的延迟时钟；根据目标时钟的第二部分的长度和选中的延迟时钟的第一部分的长度来产生上行/下行信号；响应于上行/下行信号来产生占空比控制码；以及通过根据占空比控制码而调整源时钟的占空比来产生占空比校正时钟。附图说明图1是示出根据本专利技术的实施例的占空比校正电路的框图。图2是示出图1所示的延迟时钟发生单元的示例性配置的电路图。图3A和图3B是描述图2所示的延迟时钟发生单元的操作的波形图。图4是示出图1所示的上行/下行信号发生单元的示例性配置的框图。图5是示出图4所示的时钟选择单元的示例性配置的框图。图6A至图6C是描述图5所示的时钟选择单元的操作的波形图。图7A和图7B是描述图4所示的时钟组合单元的操作的波形图。图8是示出图1所示的占空比控制码发生单元的示例性配置的框图。图9是示出图1所示的第一占空比调整单元的电路图。图10是示出图1所示的控制单元的示例性配置的框图。图11是描述图10所示的控制单元的操作的波形图。图12是根据本专利技术的实施例的占空比校正方法的流程图。具体实施方式下面将参考附图更详细地描述各种实施例。然而，本专利技术可以以不同的形式来实施，并且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并且将向本领域技术人员充分地传达本专利技术的范围。贯穿本专利技术，在本专利技术的各种附图和实施例中，相同的附图标记表示相同的部件。图1是示出根据本专利技术的实施例的占空比校正电路100的框图。参考图1，占空比校正电路100可以包括目标时钟选择单元110、延迟时钟发生单元120、上行/下行信号发生单元130、占空比控制码发生单元140、第一占空比调整单元150以及控制单元160。在占空比校正电路100之外，可以提供第二占空比调整单元170。此后，虽然占空比校正时段可以包括两个或更多个校正周期，但是为了描述，将举例说明占空比校正时段包括两个校正周期的情况。目标时钟选择单元110可以选择源时钟SCK和占空比校正时钟DCK中的一个来输出目标时钟TCK。目标时钟选择单元110可以在占空比校正时段的两个或更多个校正周期之中的第一校正周期中选择源时钟SCK作为目标时钟TCK，并且在第一校正周期之后的任何剩余校正周期中选择占空比校正时钟DCK作为目标时钟TCK。在图1的占空比校正电路100中，占空比校正时段可以包括第一校正周期和第二校正周期。因此，目标时钟选择单元110可以在第一周期信号1stCYC被激活的第一校正周期中选择源时钟SCK作为目标时钟TCK，并且在第二周期信号2ndCYC被激活的第二校正周期中选择占空比校正时钟DCK作为目标时钟TCK。在占空比校正信号DCC_EN被激活的占空比校正时段期间，延迟时钟发生单元120可以通过将目标时钟TCK延迟不同的延迟值来产生多个延迟时钟DEL_CK0至DEL_CKn，其中n是自然数。多个延迟时钟DEL_CK0至DEL_CKn可以具有彼此不同的延迟值，并且延迟值可以被设置为从第一延迟时钟DEL_CK0到第(n+1)延迟时钟DEL_CKn增大。即，延迟时钟DEL_CK0至DEL_CKn的相位可以被延迟从第一延迟时钟DEL_CK0到第(n+1)延迟时钟DEL_CKn增大的延迟值。延迟时钟发生单元120可以在除了占空比校正时段之外的时段(该时段中占空比校正信号DCC_EN被去激活)中被禁止，并且去激活所有的延迟时钟DEL_CK0至DEL_CKn。上行/下行信号发生单元130可以从多个延迟时钟DEL_CK0至DEL_CKn中选择具有与目标时钟TCK的第一部分相对应的延迟值的延迟时钟，并且根据选中的延迟时钟的第一部分的长度和目标时钟TCK的第二部分的长度来产生上行/下行信号UP/DN。作为参考，第一部分可以与时钟信号的高电平部分相对应，而第二部分可以与时钟信号的低电平部分相对应。可选地，第一部分可以与时钟信号的低电平部分相对应，而第二部分可以与时钟信号的高电平部分相对应。下面，为了描述，将举例说明前一种情况。此外，当第一部分和第二部分的总和与时钟信号的一个周期相对应并且时钟信号的该周期被恒定地保持时，可以互补地调整第一部分的长度和第二部分的长度。即，第一部分的长度可以被表示为“时钟信号的一个周期-第二部分的长度”，而第二部分的长度可以被表示为“时钟信号的一个周期-第一部分的长度”。因此，当第一部分的长度增大时，第二部分的长度可以减小，而当第一部分的长度减小时，第二部分的长度可以增大。当目标时钟TCK的第二部分(例如，低电平部分)的长度比选中的延迟时钟的第一部分(例如，高电平部分)的长度短时，上行/下行信号发生单元130可以产生上行/下行信号UP/DN，以减小占空比校正时钟DCK的第一部分的长度。此外，当目标时钟TCK的第二部分的长度比选中的延迟时钟的第一部分的长度长时，上行/下行信号发生单元130可以产生上行/下行信号UP/DN，以增大占空比校正时钟DCK的第一部分的长度。当没有从多个延迟时钟DEL_CK0至DEL_CKn中选择延迟时钟时，上行/下行信号发生单元130可以激活取消选择信号N_SEL。作为参考，根据设计，当上行/下行信号UP/DN处于高电平时，占空比校正时钟DCK的第一部分的长本文档来自技高网...

【技术保护点】
1.一种占空比校正电路，包括：延迟时钟发生单元，其适用于通过将目标时钟延迟不同的延迟值来产生多个延迟时钟；上行/下行信号发生单元，其适用于从多个延迟时钟中选择具有与目标时钟的第一部分相对应的延迟值的延迟时钟，并且根据目标时钟的第二部分的长度和选中的延迟时钟的第一部分的长度来产生上行/下行信号；占空比控制码发生单元，其适用于响应于上行/下行信号来产生占空比控制码；占空比调整单元，其适用于通过根据占空比控制码而调整源时钟的占空比来产生占空比校正时钟；以及控制单元，其适用于在占空比校正时段期间使能延迟时钟发生单元，以及在除了占空比校正时段之外的时段期间禁止延迟时钟发生单元。

【技术特征摘要】
2016.12.21 KR 10-2016-01752831.一种占空比校正电路，包括：延迟时钟发生单元，其适用于通过将目标时钟延迟不同的延迟值来产生多个延迟时钟；上行/下行信号发生单元，其适用于从多个延迟时钟中选择具有与目标时钟的第一部分相对应的延迟值的延迟时钟，并且根据目标时钟的第二部分的长度和选中的延迟时钟的第一部分的长度来产生上行/下行信号；占空比控制码发生单元，其适用于响应于上行/下行信号来产生占空比控制码；占空比调整单元，其适用于通过根据占空比控制码而调整源时钟的占空比来产生占空比校正时钟；以及控制单元，其适用于在占空比校正时段期间使能延迟时钟发生单元，以及在除了占空比校正时段之外的时段期间禁止延迟时钟发生单元。2.根据权利要求1所述的占空比校正电路，其中，占空比校正时段包括两个或更多个校正周期。3.根据权利要求2所述的占空比校正电路，还包括：目标时钟选择单元，其适用于在校正周期之中的第一校正周期中选择源时钟作为目标时钟，而在第一校正周期之后的任何剩余校正周期中选择占空比校正时钟作为目标时钟。4.根据权利要求2所述的占空比校正电路，其中，当目标时钟的第二部分的长度比选中的延迟时钟的第一部分的长度短时，上行/下行信号发生单元产生上行/下行信号以减小占空比校正时钟的第一部分的长度，而当目标时钟的第二部分的长度比选中的延迟时钟的第一部分的长度长时，上行/下行信号发生单元产生上行/下行信号以增大占空比校正时钟的第一部分的长度。5.根据权利要求2所述的占空比校正电路，其中，占空比控制码发生单元响应于在校正周期之中的不同校正周期中产生的上行/下行信号来分别确定包括在占空比控制码中的多个比特位的值。6.根据权利要求5所述的占空比校正电路，其中，占空比控制码发生单元包括：多个储存单元，每个储存单元适用于将在校正周期之中的对应校正周期中产生的上行/下行信号储存为多个比特位之中的对应比特位。7.根据权利要求1所述的占空比校正电路，其中，占空比调整单元通过使用根据占空比控制码确定的上拉驱动能力和下拉驱动能力而执行上拉驱动和下拉驱动来产生占空比校正时钟。8.根据权利要求2所述的占空比校正电路，其中，上行/下行信号发生单元包括：时钟选择单元，其适用于从多个延迟时钟中选择具有与目标时钟的第一部分相对应的延迟值的延迟时钟，并且通过将目标时钟延迟来产生延迟的目标时钟；以及时钟组合单元，其适用于根据选中的延迟时钟和延迟的目标时钟来产生上行/下行信号。9.根据权利要求8所述的占空比校正电路，其中，时钟选择单元检测在多个延迟时钟的预设边沿处的目标时钟的逻辑值，并且根据检测逻辑...

【专利技术属性】
技术研发人员：郑尧韩，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR