一种占空比矫正电路及增大输入时钟范围的方法技术

本发明专利技术公开一种占空比矫正电路及增大输入时钟范围的方法，所述占空比矫正电路中分频器的输入端连接输入时钟000，分频器的第一差分时钟输出端连接倍频器和第一DCC延迟链的时钟输入端；分频器的第二差分时钟输出端连接倍频器、第三DCC延迟链的时钟输入端和鉴相器的第一输入端；第一DCC延迟链的输出端连接第二DCC延迟链的时钟输入端和倍频器；第二DCC延迟链的输出端连接鉴相器的第二输入端，鉴相器的输出端通过控制器连接第一DCC延迟链、第二DCC延迟链和第三DCC延迟链的控制端；第三DCC延迟链的输出端连接倍频器。本发明专利技术使时钟用输入时钟一半的频率通过DCC电路，可以很好的增大DCC电路的输入时钟范围，并有效的降低电路功耗。

【技术实现步骤摘要】

本专利技术涉及占空比矫正电路
，特别涉及一种占空比矫正电路及增大输入时钟范围的方法。
技术介绍
DCC(占空比矫正电路)广泛应用于双数据速率的SDRAM(同步动态随机存储器)和DLL(延迟锁相环)等许多大规模集成高频电路中，将时钟的占空比调整为50％，有利于时钟在长路径中安全传输，并使时钟的上升沿和下降沿均可用于采样数据，从而提高数据的传输速率。传统的DCC电路请参阅图1及图2所示，传统的DCC由两个相同的延迟链(DCC延迟链1和DCC延迟链2)、鉴相器、控制器和时钟合成器组成。工作原理：输入时钟(时钟000)通过两个相同的延迟链得到时钟360。将时钟000和时钟360输入到鉴相器，受鉴相器输出和控制器的控制，DCC延迟链1和DCC延迟链2会自动调整延迟时间(tline)，最终稳定到时钟360上升沿和时钟000的下个周期上升沿对齐。达到稳态之后，由于时钟000的上升沿和时钟360的上升沿相差一个周期(tclk)，故可知DCC延迟链1的输出时钟(时钟180)的本文档来自技高网...

【技术保护点】
一种占空比矫正电路，其特征在于，包括分频器、第一DCC延迟链、第二DCC延迟链、第三DCC延迟链、鉴相器、控制器和倍频器；分频器的输入端连接输入时钟000，分频器的第一差分时钟输出端连接倍频器和第一DCC延迟链的时钟输入端；分频器的第二差分时钟输出端连接倍频器、第三DCC延迟链的时钟输入端和鉴相器的第一输入端；第一DCC延迟链的输出端连接第二DCC延迟链的时钟输入端和倍频器；第二DCC延迟链的输出端连接鉴相器的第二输入端，鉴相器的输出端通过控制器连接第一DCC延迟链、第二DCC延迟链和第三DCC延迟链的控制端；第三DCC延迟链的输出端连接倍频器。

【技术特征摘要】
1.一种占空比矫正电路，其特征在于，包括分频器、第一DCC延迟链、第二DCC延
迟链、第三DCC延迟链、鉴相器、控制器和倍频器；分频器的输入端连接输入时钟000，分
频器的第一差分时钟输出端连接倍频器和第一DCC延迟链的时钟输入端；分频器的第二差分
时钟输出端连接倍频器、第三DCC延迟链的时钟输入端和鉴相器的第一输入端；第一DCC
延迟链的输出端连接第二DCC延迟链的时钟输入端和倍频器；第二DCC延迟链的输出端连
接鉴相器的第二输入端，鉴相器的输出端通过控制器连接第一DCC延迟链、第二DCC延迟
链和第三DCC延迟链的控制端；第三DCC延迟链的输出端连接倍频器。
2.根据权利要求1所述的一种占空比矫正电路，其特征在于，所述分频器用于将单个输
入时钟信号000转化为两个差分输出时钟信号：时钟000’和时钟000’_n；时钟000’和时钟000’_n
的频率是输入时钟000频率的一半；时钟000’和时钟000’_n的上升沿相差一个输入时钟周期；
时钟000’和时钟000’_n的高低电平脉宽均为一个输入时钟周期。
3.根据权利要求1所述的一种占空比矫正电路，其特征在于，所述倍频器用于将输入的
四个一半输入时钟频率的时钟信号进行逻辑运算，得到一个全频率且占空比50％的输出时钟信
号。
4.根据权利要求1所述的一种占空比矫正电路，其特征在于，
输入时钟000首先通过分频器得到差分的半频率时钟信号时钟000’和时钟000’_n；时钟
000’通过第一DC...

【专利技术属性】
技术研发人员：郭晓锋，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：陕西;61