一种时钟占空比调整电路制造技术

本发明专利技术涉及一种时钟占空比调整电路。时钟占空比调整电路包括脉冲生成器、RS触发器、占空比检测器、调整电路以及D触发器。脉冲生成器、RS触发器和调整电路依次连接，脉冲生成器与RS触发器的S输入端相连，RS触发器的输出端分别与D触发器、占空比检测器以及调整电路的输入端相连，D触发器的反相输出端与占空比检测器的输入端相连，占空比检测器的输出端与调整电路的输入端相连，调整电路的输出端与RS触发器的R输入端相连，输入时钟信号分别接入脉冲生成器和D触发器。本发明专利技术采用RS触发器合成时钟边沿，时钟占空比检测器和调整电路路径与输出路径分离，信号输出路径极简，具有低抖动特性；采用积分器负反馈连续时间调整，可以获得高精度。

Clock duty cycle adjusting circuit

The invention relates to a clock duty cycle adjusting circuit. The clock duty cycle adjustment circuit comprises a pulse generator, a RS trigger, a duty cycle detector, an adjusting circuit and a D trigger. A pulse generator, a RS trigger and adjust the control circuit, the input pulse S generator and the RS trigger is connected with the output end of the RS trigger and D trigger, duty cycle detector and input adjustment circuit is connected with the output end of the trigger, reverse D and duty ratio of the detector is connected with the input end of the duty. Ratio detector output and the adjusting circuit is connected with the input end of the adjustment, the output end of the circuit and the RS flip-flop R is connected with the input end, the input clock signal respectively connected to pulse generator and D trigger. The invention adopts the RS synthesis of trigger clock edge, clock duty cycle detector and adjusting circuit path separation and output path, the output signal of the path of minimalism, with low jitter characteristics; the negative feedback integrator continuous time adjustment, can obtain high precision.

【技术实现步骤摘要】

本专利技术属于集成电路中时钟电路设计的
，具体涉及一种时钟占空比调整电路。
技术介绍
目前，随着集成电路技术的不断发展，作为高速高精度ADC的主流结构，流水线结构ADC电路可实现的精度和速度不断提高。然而流水线ADC电路结构各子级电路的数据转换过程不可避免地需要两相不交叠时钟来控制，相邻子级受时钟高低电平控制分别工作在采样相和保持相，为了保证相邻子级电路转换具有足够的建立时间且时钟利用效率最高，50％占空比的时钟不但可以实现高速流水线ADC系统工作稳定，而且转换性能达到最佳。由于时钟信号在传播过程中受传输线上信号衰减、其他信号相互干扰、工艺引起反相器晶体管阈值波动、上升下降沿偏离等影响，高速流水线ADC的时钟电路无法保证时钟信号占空比的稳定性。在高频信号处理过程中，时钟在传输链路失调累加效应使占空比失调不断恶化，影响时钟正常跳变翻转，造成时序紊乱，功能错误甚至引发失效。
技术实现思路
本专利技术要解决的技术问题是提供一种应用于流水线ADC的时钟占空比调整电路，能够保证时钟占空比的稳定性。为了解决上述技术问题，本专利技术采用的一种技术方案是：一种时钟占空比调整电路包括脉冲生成器、RS触发器、占空比检测器、调整电路以及D触发器。所述脉冲生成器、RS触发器和调整电路依次连接，所述脉冲生成器的输出端与RS触发器的S输入端相连，所述RS触发器的输出端分别与D触发器、占空比检测器以及调整电路的输入端相连，所述D触发器的反相输出端与占空比检测器的输入端相连，所述占空比检测器的输出端与调整电路的输入端相连，所述调整电路的输出端与RS触发器的R输入端相连，输入时钟信号分别接入脉冲生成器和D触发器，所述脉冲生成器生成第一脉冲信号给RS触发器，所述RS触发器根据脉冲生成器和调整电路的输出生成输出时钟信号，所述占空比检测器根据输出时钟信号判断占空比并输出控制信号，所述调整电路根据占空比检测器输入的控制信号将输出时钟信号进行调整后输出第二脉冲信号给RS触发器，所述D触发器通过输入时钟信号对输出时钟信号进行采样，并在反相输出端输出启动控制信号控制占空比检测器的启动。具体的，所述脉冲生成器包括依次连接的第一反相器、第一延时缓冲器和第一与非门，所述输入时钟信号分别输入给第一反相器和第一与非门，所述第一与非门输出第一脉冲信号。具体的，所述占空比检测器包括积分器电路、积分器启动加速电路、第一PMOS管和第一NMOS管，所述积分器电路包括第一电阻、运算放大器和第一电容，所述第一电阻接入运算放大器的负端，所述第一电容连接运算放大器的负端和输出端形成负反馈，所述运算放大器的正端接参考电平，所述运算放大器的输出端接入第一PMOS管的栅极，所述第一PMOS管的源级与电源电压相连，所述第一PMOS管的漏级接入第一NMOS管的漏极，所述第一NMOS管的漏极与栅极相连，所述第一NMOS管的源级接地，所述第一NMOS管的栅极形成控制信号输出给调整电路，所述积分器启动加速电路包括第二电阻和第二NMOS管，所述第二电阻的一端接入运算放大器的负端，另一端与第二NMOS管的漏极相连，所述第二NMOS管的源级接地，所述D触发器输出的启动控制信号接入第二NMOS管的栅极控制占空比检测器的启动。具体的，所述调整电路包括第二PMOS管、第三NMOS管、第四NMOS管、时钟调整电路和窄脉冲生成电路，所述时钟调整电路包括第二电容和施密特反相器，所述第二PMOS管的源级与电源电压相连，第二PMOS管的漏极与第三NMOS管的漏极相连后接入第二电容的上极板，所述第二PMOS管的栅极与第三NMOS管的栅极相连后接入RS触发器的输出端，所述第三NMOS管的源级与第四NMOS管的漏极相连，所述第四NMOS管的源极接地，所述占空比检测器输出的控制信号接入所述第四NMOS管的栅极，所述第二电容的下极板基地，上极板与施密特反相器相连，所述窄脉冲生成电路包括依次连接的第二反相器、第二延时缓冲器和第二与非门，所述施密特反相器输出端分别与第二反相器和第一与非门相连，所述第二与非门输出第二脉冲信号。本专利技术的范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案等。由于上述技术方案运用，本专利技术与现有技术相比具有下列优点：一种时钟占空比调整电路能够应用于流水线ADC电路中，采用RS触发器合成时钟边沿，时钟占空比检测器和调整电路路径与输出路径分离，信号输出路径极简，具有低抖动特性；采用运算放大器和第一电容构成积分器负反馈连续时间调整，可以获得高精度；通过D触发器电路判断积分器工作状态并反馈脉冲控制第一电容放电回路能够加快电路的启动过程；通过微调积分器的参考电平，可抵消由工艺制造过程产生的误差。本专利技术一种时钟占空比调整电路接收一个占空比不定的输入时钟信号，占空比调整过程只与输入时钟信号的上升沿及信号处理环路有关，时钟抖动极小，受工艺失配影响较小，具有较宽的占空比调整范围及较高的调整精度，非常适合应用于高速高精度流水线ADC电路中。附图说明图1为本专利技术一种时钟占空比调整电路的结构示意图；图2为脉冲生成器的电路原理图；图3为占空比检测器的电路原理图；图4为调整电路的电路原理图；图5为本专利技术一种时钟占空比调整电路的工作波形图；其中：10、脉冲生成器；11、第一反相器；12、第一延时缓冲器；13、第一与非门；20、RS触发器；30、占空比检测器；40、调整电路；41、施密特反相器；42、第二反相器；43、第二延时缓冲器；44、第二与非门；50、D触发器。具体实施方式如图1至图5所示，本专利技术所述的一种时钟占空比调整电路包括脉冲生成器10、RS触发器20、占空比检测器30、调整电路40以及D触发器50。所述脉冲生成器10、RS触发器20和调整电路40依次连接。所述脉冲生成器10的输出端与RS触发器20的S输入端相连。所述RS触发器20的输出端分别与D触发器50、占空比检测器30以及调整电路40的输入端相连。所述D触发器50的反相输出端与占空比检测器30的输入端相连。所述占空比检测器30的输出端与调整电路40的输入端相连。所述调整电路40的输出端与RS触发器20的R输入端相连。输入时钟信号Clk_in分别接入脉冲生成器10和D触发器50，所述脉本文档来自技高网...

【技术保护点】
一种时钟占空比调整电路，其特征在于：包括脉冲生成器(10)、RS触发器(20)、占空比检测器(30)、调整电路(40)以及D触发器(50)，所述脉冲生成器(10)、RS触发器(20)和调整电路(40)依次连接，所述脉冲生成器(10)的输出端与RS触发器(20)的S输入端相连，所述RS触发器(20)的输出端分别与D触发器(50)、占空比检测器(30)以及调整电路(40)的输入端相连，所述D触发器(50)的反相输出端与占空比检测器(30)的输入端相连，所述占空比检测器(30)的输出端与调整电路(40)的输入端相连，所述调整电路(40)的输出端与RS触发器(20)的R输入端相连，输入时钟信号分别接入脉冲生成器(10)和D触发器(50)，所述脉冲生成器(10)生成第一脉冲信号给RS触发器(20)，所述RS触发器(20)根据脉冲生成器(10)和调整电路(40)的输出生成输出时钟信号，所述占空比检测器(30)根据输出时钟信号判断占空比并输出控制信号，所述调整电路(40)根据占空比检测器(30)输入的控制信号将输出时钟信号进行调整后输出第二脉冲信号给RS触发器(20)，所述D触发器(50)通过输入时钟信号对输出时钟信号进行采样，并在反相输出端输出启动控制信号控制占空比检测器(30)的启动。...

【技术特征摘要】
1.一种时钟占空比调整电路，其特征在于：包括脉冲生成器(10)、RS触
发器(20)、占空比检测器(30)、调整电路(40)以及D触发器(50)，所述脉
冲生成器(10)、RS触发器(20)和调整电路(40)依次连接，所述脉冲生成
器(10)的输出端与RS触发器(20)的S输入端相连，所述RS触发器(20)
的输出端分别与D触发器(50)、占空比检测器(30)以及调整电路(40)的输
入端相连，所述D触发器(50)的反相输出端与占空比检测器(30)的输入端
相连，所述占空比检测器(30)的输出端与调整电路(40)的输入端相连，所
述调整电路(40)的输出端与RS触发器(20)的R输入端相连，输入时钟信号
分别接入脉冲生成器(10)和D触发器(50)，所述脉冲生成器(10)生成第一
脉冲信号给RS触发器(20)，所述RS触发器(20)根据脉冲生成器(10)和调
整电路(40)的输出生成输出时钟信号，所述占空比检测器(30)根据输出时
钟信号判断占空比并输出控制信号，所述调整电路(40)根据占空比检测器(30)
输入的控制信号将输出时钟信号进行调整后输出第二脉冲信号给RS触发器
(20)，所述D触发器(50)通过输入时钟信号对输出时钟信号进行采样，并在
反相输出端输出启动控制信号控制占空比检测器(30)的启动。
2.根据权利要求1所述的一种时钟占空比调整电路，其特征在于：所述脉
冲生成器(10)包括依次连接的第一反相器(11)、第一延时缓冲器(12)和第
一与非门(13)，所述输入时钟信号分别输入给第一反相器(11)和第一与非门
(13)，所述第一与非门(13)输出第一脉冲信号。
3.根据权利要求1所述的一种时钟占空比调整电路，其特征在于：所述占
空比检测器(30)包括积分器电路、积分器启动加速电路、第一PMOS管(PM1)
和第一NMOS管(NM1)，所述积分器电路包括第一电阻(R1)、运算放大器(AMP)
和第一电容(C1)，所述第一电阻(R1)接入运算放大器(AMP)的负端，所述
第一电容(C1)连接运算放大器(AM...

【专利技术属性】
技术研发人员：魏敬和，朱晓宇，戴强，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏;32